Σπαρτιάτης ΙΙ πρόβλημα

[msemse]

γεια,
Έχω ένα πρόβλημα με ένα σχεδιασμό SpartanII.Είμαι οδήγησης 5V συσκευές λογική με spartanII.Αυτές οι συσκευές είναι λογική L293D για την οδήγηση μηχανοκίνητου DC και AM26LS32 για την παραλαβή ορθογωνισμό σήματα κωδικοποιητή.Spartan ΙΙ 5V είναι ανεκτή.Εργάζομαι σε σερβο ελεγκτή.
Το πρόβλημά μου είναι γράφω VHDL κώδικα.Πρώτη VHDL κωδικός μου δεν περιλαμβάνει όλα
η καρφίτσες στην οντότητα.Όταν γράφω ένα νέο κωδικό και περιλαμβάνει επιπλέον 1 pin και γράφω κάτι σε αυτό το pin του σχεδιασμού μου αποτυγχάνει.Δεν μπορούσα να καταλάβω το πρόβλημα.
Έχει κανείς έχεις καμία ιδέα για να επιλύσετε αυτό το πρόβλημα;
--
Sinan

 

[banjo]

Τι εννοείτε με τον όρο «σχέδιο αποτυγχάνει μου";Η FPGA δεν λειτουργεί όπως προβλέπεται ή των εργαλείων Xilinx αδυνατούν να παράγουν ένα αρχείο λίγο;

Τα εργαλεία Xilinx είναι βελτιστοποίηση του κώδικα σας.Εάν έχετε πολλές VHDL ότι δεν έχει έγκυρη καρφίτσα IO ως πρώτη ύλη ή δεν οδηγούν τελικά μία καρφίτσα IO, τα εργαλεία που είχαν αυτή τη λογική αφαίρεση από το σχεδιασμό.Μετά την προσθήκη της IO καρφίτσα και recompile, τα εργαλεία δεν είναι πλέον λωρίδα από τη λογική και το σχεδιασμό δεν μπορούν πλέον να ενταχθούν στο τμήμα.

Παρακαλείσθε να παράσχετε πληροφορίες για αυτό ακριβώς το στάδιο της κατασκευής διαδικασία αποτύχει και αυτό είναι δεδομένο μηνύματα λάθους.

Είστε αποθήκευση σερβο ρυθμίσεις στη μνήμη;Ίσως ο σχεδιασμός εξαντλείται η μπλοκ μνήμης RAM.

 

[msemse]

Αγαπητέ Banjo,
Ευχαριστώ για την απάντησή σας.
Χρησιμοποιώ XST και το πρόγραμμα ΕΙΣΑΙ μπορεί να δημιουργήσει το αρχείο bit.Δεν μηνύματα σφάλμα.Όταν έχω λίγο κατεβάσετε το αρχείο στο FPGA, περιμένω ότι το σύστημα πριν θα εξακολουθούν να εργάζονται, διότι η νέα αυτή προσθήκη κώδικα εξαρτάται από το σύστημα, πριν ή ο νέος κώδικας δεν έχει αλληλεπιδρά με το παλιό σύστημα, αλλά όταν
i προσθέσετε ένα νέο PIN και να προβεί σε δήλωση εκχώρησης σαν
new_pin <= '1 '?
Ή
new_pin <= '0 '?
και χορηγούν έναν phsical καρφίτσα στο UCF αρχείο σαν
NET new_pin LOC = p_something
ΕΙΣΑΙ το πρόγραμμα μπορεί να δημιουργήσει το αρχείο λίγο αλλά όταν "κατεβάσετε" στο FPGA το παλιό σχέδιο αποτυγχάνει.
Έχετε καμία ιδέα;
με τις καλύτερες ευχές
--
Sinan