Πώς το σχεδιασμό αυτού του είδους των PLL: OCXO εντοπισμού PP1S από το GPS

[Danielye]

Τα παρακάτω είναι η αρχιτεκτονική του PLL
Αίτηση εισόδου -> PP1S από το δέκτη GPS κινητήρα:
η ώρα accuracy500ns
Φάση Detector -> JK-Flipflop ή από άλλου είδους
Π.Δ. FPGA
Loop bandwidth φίλτρο -> στενοζωνικό ψηφιακό φίλτρο, το εύρος ζώνης είναι τονιστός,
ΕΑΒ -> Με FPGA Δ-δ ΕΑΒ, PWM mode
VCO -> Με υψηλό σταθερό OCXO 10MHz

Τα ερωτήματα είναι τα εξής,
1.τι σύγκριση συχνότητα είναι καλύτερη;1Hz ή 2KHz
2.το είδος της φάσης ανιχνευτή είναι καλύτερη σε αυτή την περίπτωση;
3.Πώς μπορώ να διασφαλίσω ότι η PP1S παραγωγή (από OCXO παραγωγής διαιρείται με 10M) ευθυγραμμίζεται με PP1S από το GPS όταν το PLL είναι κλειδωμένο.Με άλλα λόγια, η σταθερή φάση λάθους είναι μηδέν.Είναι αυτό που καθορίζεται από το
Π.Δ. του ανιχνευτή ή η σειρά των φίλτρων βρόχο;

 

[echo47]

Το SRS PRS10 είναι χαριτωμένο litte ρουβίδιο Συχνότητα πρότυπο που να κλειδώνει 1PPS και δημιουργεί 10MHz.Έχω ένα, λειτουργεί μεγάλη.Πιάσε το εγχειρίδιο και διαβάστε πώς θα το κάνουμε:
http://www.thinksrs.com/products/PRS10.htm