Πώς να μην αφήσουμε την Verilog compiler βελτιστοποίηση του κώδικα;

[fireball003]

Γεια σου,
Θέλω να πάρω το ακριβές σχηματικό του κώδικα που έχω γράψει σε Verilog.Αλλά βελτιστοποιεί πάντα το σύνολο κώδικα.

Υπάρχει κάποιος τρόπος να καθορίσει ένα μπλοκ Verilog κώδικα ώστε compiler δεν θα βελτιστοποιήσετε το μέρος;

Ευχαριστώ εκ των προτέρων.

 

[Fvm]

synthesiz attribute to all combinational nodes and preserve
to all registers implied in the logic.

Μια λύση θα ήταν να εφαρμοστεί κρατήσει
χαρακτηριστικό synthesiz πολυσυνδυαστικών σε όλους τους κόμβους και να διατηρηθεί
σε όλα τα μητρώα που συνεπάγεται η λογική.Ανάλογα με το είδος της βελτιστοποίησης, άλλα χαρακτηριστικά μπορεί να απαιτείται.
Κωδικός:

my_wire σύρμα / * σύνθεση διατηρεί = 1 * /?

reg my_reg / * syn_preserve σύνθεσης = 1 * /?