Ένας καλός τρόπος και δεν είναι τόσο εύκολος τρόπος είναι να ελέγξεις το spec του σχεδιασμού και να δούμε αν έχουν νόημα ... ελέγχουν τους ορισμούς ρολόι συμπεριλαμβανομένων δημιουργούνται ρολόγια, latencies, IO περιορισμούς και ελέγξτε τις εξαιρέσεις στο ελάχιστο .. στη συνέχεια, ελέγξτε αν υπάρχουν αντικρουόμενες περιορισμοί νόημα εάν ίδιο μονοπάτι έχει περιοριστεί χρησιμοποιώντας δύο φορές diff περιορισμούς ... Υπάρχουν αρκετά εργαλεία στην αγορά, όπως atrenta περιορισμούς ΤΗΛΕΣΚΟΠΙΟ, Cadence σύμμορφες σχεδιαστής περιορισμούς, Fishtail automation.if σχεδιασμός δεν έχετε πρόσβαση σε κάθε ένα από αυτά, τότε θα πρότεινα να εκτελέσετε το σχεδιασμό με SDC και πρέπει να αναλύει τις εκθέσεις και το χρονοδιάγραμμα ελέγξτε αν η παραβίαση τυχόν ισχύουν .. ελπίδα αυτό βοηθά ...
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
