Πώς να αυξήσει τη συχνότητα των DSP πυρήνα με FPGA Stratix;

S

smartwang

Guest
Έχω εφαρμόσει ένα DSP πυρήνα σε FPGA Altera Stratix. Αλλά θεωρώ ότι είναι μπορεί να εκτελεστεί μόνο 30MHz, Πώς μπορώ να αυξήσει frequnecy της; και πόσο γενικά;
 
προσπαθούν να ενισχύσουν τη χρήση από synplicity ot synthesys presission από το μέντορα για τη βελτιστοποίηση της RTL, το σχέδιό σας. Μπορείτε επίσης να χρησιμοποιήσετε flor πλάνη σε χειροκίνητη λειτουργία για τη μείωση των κρίσιμες διαδρομές. Είναι περισσότερο Guss δουλειά αλλά μπορεί να σας δώσει καλά αποτελέσματα. αμανάτι
 
που FPGA κάνουν u επιλέξετε; U θέσει ur ρολόι σε όλο μαξιλάρι ρολόι; Ελέγξτε τους και να ξαναχτίσουν ur έργο.
 
Γεια σας, Αν μπορείτε να μου στείλετε ur dsp πυρήνα RTL πιθανώς μπορώ να σας βοηθήσω. Επειδή η ταχύτητα είναι επίσης αποφασίστηκε από ur στυλ κωδικοποίησης! -Nand_gates
 
Δοκιμάστε το και θα το εμποδίσουν βάση.
 
ίσως μπορείτε να αλλάξετε την κωδικοποίηση στυλ σας για τη συσκευή Altera, και μπορείτε να χρησιμοποιήσετε logiclock quartusii για την αύξηση της συχνότητας λειτουργίας. [Quote = smartwang] Έχω εφαρμογή ενός πυρήνα DSP σε @ ltera FPGA Stratix. Αλλά θεωρώ ότι είναι μπορεί να εκτελεστεί μόνο 30MHz, Πώς μπορώ να αυξήσει frequnecy της; και πόσο γενικά; [/quote]
 
Πρέπει να έχετε μια μεθοδολογία κλείσιμο χρονοδιάγραμμα, ως επί το πλείστον θα εξαρτηθεί από την "πόσα u χάσετε το ρολόι σας« ο, τιδήποτε θα πρέπει να χρησιμοποιήσετε μια καλή μέθοδος κωδικοποίησης στυλ "κολλήσει με το βιβλίο εγχειρίδιο επαναχρησιμοποίηση μεθοδολογία", εκτός αν το σχέδιό σας έχει αναπόφευκτα γεγονότα ασύγχρονη. Σε γενικές γραμμές μπορείτε να συναντήσετε το χρόνο σας, σύμφωνα με ταχύτητα ρολογιού αποτέλεσμα να απαιτείται αναλογία ταχύτητα ρολογιού: μερικές φορές μπορεί να λυθεί με την εφαρμογή περισσότερη προσπάθεια στο ίδιο επίπεδο, "να φροντίσει τα πάντα PAR αποτελέσματα είναι κατά 10% λιγότερο από ό, τι whatyou θα πάρουν το υλικό», αυτό το 10% μπορεί να γίνει με μεγαλύτερη προσπάθεια στο ίδιο επίπεδο, multi-pass par. Αν χάσατε με u 20% έως 75% μπορεί να εφαρμόζουν τα κρίσιμα περιορισμούς χρόνου διαδρομής, στατική ανάλυση χρονισμού για τον σχεδιασμό "κρίσιμες διαδρομές", ελέγξτε αρθρωτή σχεδίαση σας σε PAR, ισχύουν περιορισμοί τοποθέτηση "floorplanning", rgister επανάληψη για μεγάλες fanout, εργαλείο σύνθεσης προσπάθεια και την παγκόσμια πίεση χρόνου, σκεφτείτε κάποια αγωγών. αν το χάσει με τόσο πολύ, δηλαδή, θέλετε ένα 100 MHz και παίρνετε 30 περισσότερο από 100%, τότε πιστεύω ότι θα πρέπει να ελέγξετε hierarchial το σχέδιό σας, την κωδικοποίηση στυλ, περιορισμούς εργαλείο σύνθεσης, θεωρούν διοχέτευση για το σύνολο ενότητες σχεδιασμό, την αλλαγή του σύνολο του σχεδιασμού.
 
Ελέγξτε πιο κρίσιμες διαδρομές σας στην Quartus. Στη συνέχεια, ξεκινήστε τη βελτιστοποίηση των κωδικό σας (δηλαδή, pipelining), όπου τα εν λόγω διαδρομές.
 

Welcome to EDABoard.com

Sponsor

Back
Top