Πώς να ανιχνεύσει High-Z κατάσταση σε VHDL

[addn]

γεια

Πώς να ανιχνεύσει High-Z κατάσταση σε VHDL

όπως μερικά ICS, μπορεί να οριστεί 3 είδος της εργασίας αναμονής μέχρι την 1η καρφίτσα εισόδου

ex: pin input = 'HI' -> mode1
pin input = 'LO' -> Mode2
pin input = 'High-Z' -> MODE3

σε ευχαριστώ

 

[chviswanadh]

Υψηλή κατάσταση αντίσταση είναι αναγνωρισμένη από την λογική της δύναμηcheck this outhttp://eda.ics.es.osaka-u.ac.jp/jeita/eda/project/vhdl_project/fdl-final.PDF # search =% 22how% 20to% 20recognize% 20high%% 20impedance 20state% 20in% 20vhdl 22%

 

[Iouri]

δεν υπάρχει τρόπος υψηλή Z σε VHDL για syntizable μοντέλο

 

[chviswanadh]

γεια σου,

Iouri είναι σωστό u δεν μπορεί να συνθέσει υψηλή αντίσταση.Έλεγα u σε κωδικοποίησης άποψη.

Ευχαριστώ
Viswanadh

 

[Harmasha]

Γεια φίλοι,

Η υψηλή Z προστίθεται στην IEEE.std_logic_1164

Να ελέγχουν αυτούς τους συνδέσμους.

h ** p: / / www.vhdl-online.de/tutorial/englisch/t_71.htm # pgfId-1017643

www.cs.du.edu/ ~ cag/courses/ENGR/ence3830/VHDL/Lectures/VHDL.PPT

FYI, η διαφάνεια φαίνεται παρακάτω ...

Ορίζεται στο πακέτο που ονομάζεται IEEE STD_LOGIC_1164 (τυπική λογική)
Περιέχει 9-αποτιμώνται τύπου STD_LOGIC για την προσομοίωση και σύνθεση
U = αρχικοποιηθεί
X = αναγκάζοντας άγνωστη κατάσταση
0 = 0 αναγκάζοντας επίπεδο (λογική μηδέν)
1 = αναγκάζοντας 1 επίπεδο (μία λογική)
Z = υψηλή αντίσταση
W = αδύναμο κράτος, άγνωστο επίπεδο
L = 0 αδύναμη
H = αδύναμη 1
- = Don t φροντίδα
STD_LOGIC προετοιμάζει για άγνωστο

 

[addn]

γεια φίλοι

ευχαριστώ για την απάντησή σας

 

[pahol]

1.Σε επίπεδο VHDL για την προσομοίωση, μπορείτε να γράψετε VHDL για τη σύγκριση των εισροών ως «Ζ».
2.Hi-Z δεν σημαίνει για σύνθεση.«Ζ» είναι για να εκχωρήσετε αμφίδρομη pin.
3.Για το υλικό FPGA δεν έχει νόημα να σχεδιασμός Hi-Z κατάσταση.Έτσι, μπορείτε να μην εφαρμόσει την FPGA.