Πώς: αμφίδρομη λιμένα σε FPGA

[PigiPigi]

Γεια σας φίλοι μου,
Μου αρέσει να εφαρμόσει μια αμφίδρομη δεδομένα λεωφορεία (λιμάνι για να externl μνήμης) σε Xil FPGA που έχουν bidrectional λιμάνι.Πώς μπορώ να το κάνουμε αυτό.

 

[zyphor]

Πρώτα θα ήσουν καλύτερη χρήση Mutiplexer να αντικαταστήσει αμφίδρομη λιμάνι.
Δεύτερη Αν θέλετε ακόμα να αμφίδρομη λιμάνι, pls desribe κύκλωμα όπως το παρακάτω:--------| PAD
|
_____| \ _____________ | --- \
| / | | __ /
|
|
_______ / | __ |
\ |

 

[Ace-X]

ENTITY παράδειγμα είναι
ΛΙΜΑΝΙ (out_en: IN STD_LOGIC?
in_bus: IN STD_LOGIC_VECTOR (3 DOWNTO 0)?
out_bus: OUT STD_LOGIC_VECTOR (3 DOWNTO 0)?
bi_bus: INOUT STD_LOGIC_VECTOR (3 DOWNTO 0))?
ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΤΟΥ RTL παράδειγμα είναι
BEGIN
out_bus <= bi_bus?
bi_bus <= in_bus ΟΤΑΝ out_en ='0 'άλλο (άλλα =>' Z ')?
ΤΕΛΟΣ RTL?