Πρόσβαση σε ένα παράδειγμα από διαφορετικές ενότητες σε Verilog

[yassendobrev]

Γεια σε όλους, προσπαθώ να κάνω μια μεμονωμένη εμφάνιση μιας ενότητας πρόσβαση σε διάφορες ενότητες, χωρίς να δημιουργήσουμε στιγμιότυπο είναι σε κάθε ενότητα. Στην περίπτωση μου έχω μια ROM που περιέχει ορισμένα στοιχεία, που παράγονται πριν από συνθέσεις, οι οποίες θα πρέπει να είναι προσβάσιμες από διαφορετικές ενότητες στο σχεδιασμό μου. Αν μου υπόσταση σε κάθε ενότητα, από ό, τι υπάρχουν δύο αντίτυπα, ανάληψη διπλάσια μνήμη RAM μπλοκ, όπως απαιτείται. Δεν υπάρχει καμία ανησυχία για μονάδες που προσπαθούν να αποκτήσουν πρόσβαση στο ίδιο χρονικό διάστημα, καθώς τρέχουν το ένα μετά το άλλο. Ευχαριστώ εκ των προτέρων για οποιαδήποτε βοήθεια!

 

[shitansh]

Γεια σου, Σε αυτή την περίπτωση θα πρέπει να χειριστεί read_enable, write_enable, read_data, write_data, read_address και write_address από διαφορετικές ενότητα και πρέπει να περάσουν αυτά τα σήματα ελέγχου και τα δεδομένα σε μία μονάδα. Δεν μπορείτε να υπόσταση σε δύο αντίγραφα του ίδιου, το εργαλείο σύνθεσης θα γίνουν δύο διαφορετικές ramblocks. HTH Shitansh Vaghela

 

[mux_master]

Ίσως θέλετε να χρησιμοποιήσετε μια διπλή θύρα ROM, έτσι ώστε και οι δύο μονάδες μπορούν να έχουν πρόσβαση ταυτόχρονα.

 

[yassendobrev]

Είμαι με τη χρήση πολλαπλών θυρών ROM και τρέχουσα ιδέα μου είναι να έχουν πρόσβαση από την κορυφή μονάδα μέσω της 2ης ενότητας. Αυτό σημαίνει, πως θα πρέπει να προσθέσει κάποια επιπλέον εισόδους και εξόδους της δεύτερης ενότητας για εύκολη πρόσβαση ROM (παρόμοιο με ένα «διαφανή περιουσία»). Δεν μου αρέσει, αλλά δεν βλέπω καμία εναλλακτική λύση: (