S
skycanny
Guest
Γεια σας, όλα τα παιδιά Χρησιμοποιώντας το εργαλείο ανάπτυξης που προβλέπεται από την Altera, έχω δημιουργήσει μια DCFIFO LPM ως VHDL, του οποίου το βάθος είναι 128 και του οποίου το πλάτος είναι 16bits. Τότε αρχικοποιείται αυτή DCFIFO σε μια υψηλού επιπέδου αρχείο VHDL, και υπάρχει μόνο αυτό το ένα συστατικό DCFIFO σε αυτό το top-level αρχείο VHDL. Να κάνω προ-προσομοίωση από ModelSim, το αποτέλεσμα είναι ΟΚ. Μετά την εφαρμογή του σχεδιασμού της συσκευής κυκλώνα ΙΙ οικογένεια, να κάνω simulaiton δημοσίευση από ModelSim επίσης. Ωστόσο, το αποτέλεσμα μετά την προσομοίωση έχει κάποια προβλήματα. Πρώτον, η πρώτη λέξη μετά το "rdreq" ενεργό διαρκεί 2 "rdclk" ρολόι. Δεύτερον, μετά το "rdreq« ανενεργή και ενεργή και πάλι, ένας χάνει τα δεδομένα. Να κάνω το ίδιο. εκτός του κυκλώνα, Stratix συσκευή της οικογένειας, η προσομοίωση θέση είναι καλή. Έτσι, δεν ξέρω το σοβαροί λόγοι για αυτά τα προβλήματα. Εάν έχω αγνοήσει αυτά τα προβλήματα, η δόση DCFIFO LPM λειτουργούν καλά στην πραγματική οικογένεια συσκευή CYCLONE II. Οποιαδήποτε βοήθεια θα εκτιμηθεί!