Ποια είναι η καλύτερη VHDL / Verilog Συγκεφαλαιωτική εργαλείο για FPGA / A

[CHC]

Δεν είμαι εξοικειωμένος με ASIC σχεδιασμός ροής, ίσως κάποιος άλλος μπορεί να δώσει κάποιες πολύτιμες παρατηρήσεις ....

Για FPGA σχεδιασμού, αυτά που έχω σύνθεση εργαλεία που χρησιμοποιούνται (μόνο για τη σύνθεση VHDL κώδικα): Synplicity Synplify> Synopsys FPGA Compiler II> Mentor Leonardo υπόδειγμα
Είναι μόνο η προσωπική μου άποψη ...

 

[andy2000a]

Απόσπασμα:Στις 2001-07-13 23:19, CHC έγραψε:

Δεν είμαι εξοικειωμένος με ASIC σχεδιασμός ροής, ίσως κάποιος άλλος μπορεί να δώσει κάποιες πολύτιμες παρατηρήσεις ....Για FPGA σχεδιασμού, αυτά που έχω σύνθεση εργαλεία που χρησιμοποιούνται (μόνο για τη σύνθεση VHDL κώδικα): Synplicity Synplify> Synopsys FPGA Compiler II> Mentor Leonardo υπόδειγμα

Είναι μόνο η προσωπική μου άποψη ...

 

[cdic]

Δεν το νομίζω, για την ακολουθία FPGA είναι λογικό, αλλά για ASIC, πιστεύω ότι το DC είναι η καλύτερη.

 

[CatKing]

DC για unix είναι καλύτερα, σχετικά με το PC είναι χειρότερη

 

[nmtr]

Αν είστε νέος μαθητής, σας προτείνω να δοκιμάσετε τα Άνδρες * ή
του Leonardo, δεν μπορεί μόνο σύνθεση αλλά FPGA ASIC, με φιλικό interface και ευκολία στη χρήση.θα σας καθοδηγήσει για τον έλεγχο της HDL γρήγορα. (αυτό το εργαλείο θα σας δώσει την RTL και Cell χάρτη οδηγό για να έχετε κατανοήσει το έργο σας και την HDL πηγή).
έτσι μου προτείνουμε είναι:
για νέες μαθητής: υπόδειγμα> synplicity> FPGA εκφράζουν
για τον πλοίαρχο: Synopsys DC> CADENCE Πεδίο> υπόδειγμα

 

[cdic]

DC στο Linux και Unix είναι το καλύτερο.για WinNT Δεν ξέρω.προκαλέσει όλες μου eda περιβάλλον βασίζεται σε Linux σπίτι

 

[formatrix]

Νομίζω DC είναι η καλύτερη από τις άλλες.

 

[xmizi]

Synopsys DC έχει πλήρη λογική βελτιστοποίηση αλγορίθμου από άλλες.Επίσης προσφέρει καλή διασύνδεση με backend εργαλεία όπως Floorplan Manager.Πολλοί backend P & R, εργαλεία, όπως Avant! 'S Απόλλωνα DC χρήσεις
της SDC (synopsys καθυστέρηση αυτό) μορφή για τον τόπο και χρόνο που κινούνται διαδρομή.