Ποια είναι η διαφορά μεταξύ # 1 α <= β και <= # 1 β

[tigerajs]

plz βοήθησε

 

[news]

Cooler Master zaktualizował niedawno swoja linię zasilaczy V Semi-Modular Series o nowy model 750W 80+ Gold. Seria VSM składa się z zasilaczy 450W, 550W i 650W, prezentując PSU o mocy 750W firma Cooler Master zareagowała na potrzeby rynku, ponieważ coraz więcej użytkowników posiada chłodzenie wodne oraz układy graficzne połączone w Crossfire lub SL...

Read more...

 

[Aravind]

είναι αντίχειρα u κανόνας δεν θα πρέπει να χρησιμοποιήσετε ένα = # 5 β?
u μπορεί να χρησιμοποιήσει # 5 a = b?
επειδή είναι το κλείδωμα δήλωση.
1.it αξία β τεμάχια για 5 δευτερόλεπτα και να του δώσετε σε
2.α = τιμή β συμβεί μετά από 5 δευτερόλεπτα.

simillary για μη κλείδωμα δήλωση αντιπρόεδρος της αντίστροφο
u πρέπει να ακολουθήσει μια <= # 5β
διότι συνηθισμένο μπλοκ των αντίστοιχων καταστάσεων

 

[jarodz]

Α. # 5 α = β, μετά από 5 μονάδα χρόνου, με προσομοιωτές εκτελέσει εκχωρήσει αξία του β για την α.
Β. α = # 5 β, όταν εξομοιωτής εκτελέσει αυτή τη δήλωση,
διατηρεί την τρέχουσα αξία του β, και στη συνέχεια να εκχωρήσει την παρούσα keeped αξία σε ένα μετά από 5 μονάδα χρόνου.
Είναι ίδια με "<=".Φιλικά,
Jarod

 

[nand_gates]

Αυτές είναι οι τρόποι για μία καθυστέρηση μεταφοράς μοντέλο και αδρανειακή καθυστέρηση στην Verilog προσομοιωτή.
Αν ur είναι εξοικειωμένοι με VHDL θα το πάρει!
Θεωρώ δεδομένο χρονικό διάστημα, όπως 1ns
# 1 α <= b / / Η παρούσα μοντέλα β μεταφορών καθυστέρηση θα εμφανιστεί στο «α» μετά από 1 ns
a <= # 1 β / / Η μοντέλων αδρανειακό καθυστέρηση «a» εξής «β», μετά την 1 η καθυστέρηση στην ns additin σε αυτό
κάθε παλμού <1ns θα πάρει φιλτράρετε σε «α»

Plaese αναφέρονται στον παρακάτω σύνδεσμο για VHDL!
http://www.gmvhdl.com/delay.htm

 

[novise]

όταν # 1α <= b χρησιμοποιείται β (t) αποδίδεται σε μία χρονική στιγμή t 1, από την άλλη πλευρά, όταν μία <= # 1β χρησιμοποιείται β (t 1) απασχολείται σε μια χρονική στιγμή t 1

 

[rsjgs]

η διαφορά είναι ότι στην πρώτη περίπτωση, η αξιολόγηση του RHS πραγματοποιείται αμέσως, αλλά assigment μετά από 1 ns.Στη δεύτερη περίπτωση η ίδια αξιολόγηση γίνεται μετά από 1 ns

 

[darylz]

nand_gates είπε ότι είναι απόσπασμα!

 

[bracketx]

hehe, υπάρχουν πολλές εξηγήσεις.

 

[positive_edge]

1)

# 1 α <= b

Αξιολόγηση της αποστολής καθυστερεί από το χρόνο του ελέγχου.
RHS έκφραση αξιολογηθεί.
Εκχώρηση είναι προγραμματισμένη δηλαδή <--- β (t 1)

2) a <= # 1 β

RHS έκφραση αξιολογηθεί.
Εκχώρηση καθυστερεί κατά τον έλεγχο από το χρόνο και έχει προγραμματιστεί στο τέλος της ουράς.
Ροή συνεχίζεται.
a <- β τη χρονική στιγμή t 1 προσομοίωσης

 

[AlexWan]

1 # N a <= b
Προσθήκη καθυστερήσεις στην αριστερή πλευρά (LHS) της nonblocking αναθέσεις σε μοντέλο πολυσυνδυαστικών λογική είναι εσφαλμένη.
Κωδικός:ενότητα adder_t2 (co, άθροισμα, α, β, CI)?

co εξόδου?

εξόδου [3:0] άθροισμα?

input [3:0] a, b?

ci εισόδου?reg co?

reg [3:0] άθροισμα?πάντα @ (α ή β ή CI)

# 12 (συνεργασίας, ποσό) <= α β ci?

endmodule

 

[Weng]

Κάνουν αυτές κλείδωμα και nonblocking εκχώρηση αντικατοπτρίζουν το πραγματικό κύκλωμα;

Μπορεί κάποιος κωδικός ένα παράδειγμα;

 

[Vonn]

βεβαιωθείτε ότι κάνει ...εδώ είναι ένα παράδειγμα:

αν γράφετε στη διαδικασία σας:

a = 1?
b = a?
γ = β?
αυτά Μπλόκο ανάθεση a = b = c = 1 και το κύκλωμα που δημιουργούνται θα είναι ένα 3 προσκρουστήρες συνδέονται μεταξύ άλλων

1 --- [buffer ]---> ενός --- [buffer ]---> β --- [buffer ]---> γ

ενώ αν γράψετε χρησιμοποιώντας μη κλείδωμα

a <= 1?
b <= a?
γ <= b?

αυτό είναι Nonblocking ανάθεση σημαίνει ότι:
a = 1
b = παλαιά τιμή του
γ = παλαιά τιμή του β

και το πραγματικό κύκλωμα θα είναι f / f αντί των προσκρουστήρων

1 --- [f / f ]---> ενός --- [f / f ]---> β --- [f / f ]---> β

 

[yuenkit]

καθυστέρηση μεταφοράς και αδρανειακή καθυστέρηση

 

[Weng]

Παράθεση:

Κάνουν αυτές κλείδωμα και nonblocking εκχώρηση αντικατοπτρίζουν το πραγματικό κύκλωμα;Μπορεί κάποιος κωδικός ένα παράδειγμα;

 

[shiv_emf]

Vonn έδωσε ωραίο παράδειγμα!μπορώ να το χρησιμοποιήσω για το σχεδιασμό μητρώο βάρδια; /

 

[archillios]

AlexWan είναι σωστό, ότι είναι μια κακή κωδικοποίηση στυλ όταν χρησιμοποιούνται σε πολυσυνδυαστικών μοντελοποίηση λογική.Ευχαριστώ για Alex!
βλέπε τον παρακάτω κώδικα:

/ *
κωδικοποίησης κακό παράδειγμα στυλ
* /
ενότητα adder_t2 (co, άθροισμα, α, β, CI)?
co εξόδου?
εξόδου [3:0] άθροισμα?
input [3:0] a, b?
ci εισόδου?

reg co?
reg [3:0] άθροισμα?

πάντα @ (α ή β ή CI)
# 12 (συνεργασίας, ποσό) <= α β ci? / / Κακό μη-μπλοκ καθυστέρηση εκχώρηση κωδικοποίησης στυλ
endmodule
module TB?
reg [3:0] a, b?
reg ci?
wire [3:0] άθροισμα?
co σύρμα?
adder_t2 dut (. συνεργασίας (co),. άθροισμα (σύνολο),. a (α),. β (β),. CI (CI))?
αρχική
αρχίζω
# 0 (α, β, ci) = (4'h1, 4'h1, 1'h0)?
# 50?
# 11 (α, β, ci) = (4'h2, 4'h5, 1'h1)?
# 5 (α, β, ci) = (4'he, 4'h0, 1'h1)?
# 9 (α, β, ci) = (4'h5, 4'h1, 1'h0)?
# 50?
$ display ( "καληνύχτα")?
$ στάση?

τέλος
endmodule
/////////////////////////////////////////
απροσδόκητη συμπεριφορά θα πρέπει να δει.

μετά το α / β / CI έχει αλλάξει, η (συνεργασίας, ποσό) <= α β ci? έχει προγραμματιστεί, στις 12 μονάδες χρόνο αργότερα, πριν από την ώρα έρθει, οποιαδήποτε αλλαγή του α / β / CI θα πραγματοποιήσει την ( συνεργασία, ποσό), έτσι ώστε η καθυστέρηση δεν είναι # 12.

 

[foster_cn]

κάνει το # 1 σε <= # 1 β: η flipflop χρόνος μετάβασης;

 

[darylz]

η ακολουθία εκχώρηση είναι διαφορετικό!