Περνώντας παράμετρο στο Design Compiler

[amsut]

Έχω γράψει έναν κώδικα Verilog για το σχεδιασμό μου, σε κάποια επιμέρους μονάδα έχω τους παραμετροποιημένη. Τώρα είμαι αντιμετωπίζει ένα πρόβλημα ότι όταν θ retranslate συμπεριφοράς του σχεδιασμού επίπεδο μου σε ένα σχέδιο πύλη-επίπεδο, όλων των παραμέτρων που καθορίζονται μου γίνεται στις προεπιλεγμένες τιμές και επίκλισης να αλλάξει. Υπάρχει κάποιος τρόπος για να επιλύσετε αυτό το ζήτημα, χωρίς ξαναγράψιμο κάθε κάθε διαχωρισμένη κωδικούς για κάθε τιμή της παραμέτρου εκεί; Χάρη στην προηγμένη ....

 

[atena]

Δοκιμάστε αυτό: περίτεχνα [module_name]-βιβλιοθήκη ΕΡΓΑΣΙΑΣ-param # [parameters_value Χαρτογράφηση] # ενημέρωση-Σίγουρα το πρόβλημά σας θα πρέπει να επιλυθούν, αλλά αυτό θα είναι ένα πολύ βαρετό και μαζική πράγματα.

 

[XHL]

Δεν μπορείτε να χρησιμοποιήσετε τις παραμέτρους σε netlist επίπεδο πύλη σας - ίσως μπορείτε να ορίσετε αυτές τις prameters ως είσοδο των μπλοκ σας ή να τους να διαμορφωθεί από το πρωτόκολλο i2c/spi σας. Μια άλλη μέθοδος είναι εύκολο να θέσει όλες τις παραμέτρους σε ένα τετράγωνο του οποίου η έξοδος συνδεθεί με όλες τις άλλες ομάδες που χρησιμοποιούν τις παραμέτρους. Με αυτό τον τρόπο μπορείτε να συμπεριλάβετε το αρχείο αυτό για τόσο RTL / προσομοίωση πύλη.