T
Tahar
Guest
Γεια σας παιδιά,Είμαι κομμάτι από το κομμάτι πλησιάζει το τέλος των σπουδών μου και θέλω να πάρω κάποιες θεμελιώδεις FPGA με βάση τη γνώση.
Για να εξηγήσει με σαφήνεια αυτό που θέλω, ας βρέθηκε considerer τα ακόλουθα ροή σχεδιασμού ASIC:RTL μοντέλο ανάπτυξης
RTL επικύρωσης του υποδείγματος
Λογική σύνθεσηΣτατική Ανάλυση TimingΙσοδυναμία έλεγχοBIST / εισαγωγή Test, ATPG γενιάςμετά Σύνθεση ΣΤΑ Επικύρωση και χρονοδιάγραμμαΣύστημα Partionning / floorplanningΤόπος και διαδρομήςΡολόι σύνθεση δέντροΔιάταξη schematics vsΚύκλωμα εκχύλισηςΛιμάνι ΣΤΑ διάταξη και επαλήθευση χρονισμού
and that you have qu(at)rtus II
Φανταστείτε ότι έχετε να κάνετε την ίδια πράξη που αντιστοιχεί σε Altera APEX FPGA (Excalibur σκάφους ΝΙΟΣ)
και ότι έχετε qu (at) rtus ΙΙΑυτό που ξέρω μόνο με qu (at) rtus ΙΙ- Γράφοντας ένα synthesiszable κώδικα VHDL
- Η δοκιμή
- Συνθέτει το
- Τίθενται σε FPGA (μετά την ανάθεση καρφίτσες)Οποίες αντιστοιχούν περισσότερο ή λιγότερο στο βήμα 1,2,3.Ερώτησή μου είναι:1 / Ποιο είναι το βήμα που ταιριάζουν στο βήμα 4 -> 132/How να μάθουν τον τρόπο αυτό τα βήματα που αντιστοιχούν στο altera FPGA χρησιμοποιώντας qu (at) rtus ΙΙ
(ο στόχος είναι να masterize εντελώς FPGA τεχνικές όπως θα έχετε κατανοήσει)Thanks in advance, I ll να είναι πολύ, πολύ, [...] ευγνώμων
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Χαμόγελο" border="0" /> αν μπορείτε να με βοηθήσετε, γιατί είναι πολύ σημαντικό για μέναΧαιρετισμοί,Tahar.
Για να εξηγήσει με σαφήνεια αυτό που θέλω, ας βρέθηκε considerer τα ακόλουθα ροή σχεδιασμού ASIC:RTL μοντέλο ανάπτυξης
RTL επικύρωσης του υποδείγματος
Λογική σύνθεσηΣτατική Ανάλυση TimingΙσοδυναμία έλεγχοBIST / εισαγωγή Test, ATPG γενιάςμετά Σύνθεση ΣΤΑ Επικύρωση και χρονοδιάγραμμαΣύστημα Partionning / floorplanningΤόπος και διαδρομήςΡολόι σύνθεση δέντροΔιάταξη schematics vsΚύκλωμα εκχύλισηςΛιμάνι ΣΤΑ διάταξη και επαλήθευση χρονισμού
and that you have qu(at)rtus II
Φανταστείτε ότι έχετε να κάνετε την ίδια πράξη που αντιστοιχεί σε Altera APEX FPGA (Excalibur σκάφους ΝΙΟΣ)
και ότι έχετε qu (at) rtus ΙΙΑυτό που ξέρω μόνο με qu (at) rtus ΙΙ- Γράφοντας ένα synthesiszable κώδικα VHDL
- Η δοκιμή
- Συνθέτει το
- Τίθενται σε FPGA (μετά την ανάθεση καρφίτσες)Οποίες αντιστοιχούν περισσότερο ή λιγότερο στο βήμα 1,2,3.Ερώτησή μου είναι:1 / Ποιο είναι το βήμα που ταιριάζουν στο βήμα 4 -> 132/How να μάθουν τον τρόπο αυτό τα βήματα που αντιστοιχούν στο altera FPGA χρησιμοποιώντας qu (at) rtus ΙΙ
(ο στόχος είναι να masterize εντελώς FPGA τεχνικές όπως θα έχετε κατανοήσει)Thanks in advance, I ll να είναι πολύ, πολύ, [...] ευγνώμων
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Χαμόγελο" border="0" /> αν μπορείτε να με βοηθήσετε, γιατί είναι πολύ σημαντικό για μέναΧαιρετισμοί,Tahar.