M
munchies
Guest
Είμαι με τη χρήση VHDL και θέλω να εισαγάγει μια καθυστέρηση πριν από την ανάθεση δύο σήματα να είναι ίσοι. Η σκέψη μου είναι ενός διακόπτη, που κινείται από όλα τα μηδενικά ή μηδενική για το σύρμα που θέλω να λάβει το σήμα από το ποσό Χ μετά από clk_cycles. Είναι αυτό δυνατό; Το θέμα μου είναι ότι ο σχεδιασμός μου είναι outputting δεδομένα σκουπίδια πριν από όλα του τα σωστά δεδομένα διαδίδεται μέσω πλήρως, θέλω να αναθέσετε την έξοδο στο μηδέν ή μηδενική έως ότου η καθυστέρηση διάδοσης είναι πλήρης. Είναι αυτό δυνατό; Σας ευχαριστώ για οποιαδήποτε βοήθεια ή συζήτηση.