Θέματα VHDL κωδικοποίησης plz ... επιτρέψτε μου να γνωρίζω αν γνωρίζει ur .....

[vidyaredy]

Γεια σας φίλοι,

Είμαι σχεδιασμό συστήματος συλλογής δεδομένων, στην οποία θα πρέπει να χρησιμοποιήσετε DCM, MUX της, μάνδαλα και καθυστέρηση στοιχεία μου ως κατώτερο επίπεδο ενότητες.Όταν instantiate στην αρχή μου την ενότητα, το σύστημα λειτουργεί με το σύστημα του ρολογιού.Στην αρχή ενότητας Έχω instantiated όλα τα χαμηλότερα ενότητες και σύμφωνα με διαδικασία που έχω λάβει ως σύστημα ρολόι μου και portmapping εκδήλωση πραγματοποιείται στο πλαίσιο της παρούσας διαδικασίας.Αλλά έχω αρχίσει erros.Όταν καταργήσετε το σύστημα του ρολογιού, δεν έχω να erros.παρακαλείσθε να μου εξηγήσει κανείς αν μπορεί να επιτραπεί portmapping σε διαδικασία με ρολόι ...

Ευχαριστώ εκ των προτέρων ...

 

[Nikolai]

Απ 'όσο γνωρίζω ..και δεν μπορεί να λιμένα χάρτη μέσα σε μια διαδικασία.Port-χαρτογράφηση γίνεται έξω από τη διαδικασία.

Είναι doesn't έχει νόημα να λιμένα χάρτη μέσα σε μια διαδικασία.Δεδομένου ότι είστε "περιγράφει" το υλικό,
με αποτέλεσμα να είναι "ευαίσθητες" σε κάποιο μήνυμα ρολόι doesn't έχει νόημα.Το υλικό που συνηθίζει αλλαγή σύμφωνα με ορισμένες "ρολόι".

 

[vidyaredy]

Ναι είστε Rute,
έχω ανατεθεί εξόδους εκτός της διαδικασίας.Τώρα πήρε σύνθεση.Ένα ακόμη θέμα είναι να είμαι λάθος, όπως

# ** Ανεπανόρθωτο: Integer χάσματος (mod) από το μηδέν.
# Ώρα: 1000040 ps επανάληψης: 19 Διαδικασία: / top_module/u2/dcm_sp_inst/ps_delay_md_p αρχείο: C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd
# Μοιραίο σφάλμα στο C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd γραμμή 7216
#
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.
τρέχω
# Δεν μπορεί να συνεχιστεί λόγω της μοιραίο λάθος.όταν τρέχει μου πάνω στην ενότητα modelsim για προσομοίωση .... Πώς μπορώ να διορθώσω την καθυστέρηση ...

 

[Nikolai]

Πιστεύω, θα είχε το ίδιο σφάλμα ενώ εκσφαλμάτωση σας DCM (άλλη θέση σου).
Βλέπω μια αναφορά σε "διαίρεση με το μηδέν" στο λάθος ...

Μήπως σας testbench εκτελέσει κάθε τέτοια πράξη;

 

[vidyaredy]

Γεια σου,

Δεν είμαι με τη χρήση οποιουδήποτε testbench.DCM χρησιμοποιούν για να δημιουργήσουν ρολόι διπλασιασμό ....

 

[Nikolai]

I επίκλισης βλέπω γιατί ένα χάσμα με μηδενικό σφάλμα θα πρέπει να συμβεί.Έχετε τα σωστά instantiated DCM;Με κατάλληλη ανατροφοδότηση;Προσπάθησα χρησιμοποιώντας modelsim αντί ISE εξομοιωτή;

Αν είναι δυνατόν, να φορτώσετε τις VHDL κώδικα, ή Gimme σύνδεση αν u've ήδη δημοσιεύτηκε αυτό.

 

[vidyaredy]

Hi plz βρείτε τα συνημμένα αρχεία μου κώδικα.Πήρα αυτά τα σφάλματα στην Modelsim μόνο.Είμαι χρησιμοποιώντας WEBPACK ISE-10.1 και modelsim 6.1b .....
Λυπούμαστε, αλλά χρειάζεται login για να δείτε αυτό το συνημμένο

 

[Nikolai]

Πήγα με τον κώδικα.Βρήκα κάποια θέματα.

1.) Στην buf_soc και buf_eoc ..έχετε κάνει την ακόλουθη αποστολή

O <= I, μετά D_SOC
O <= I, μετά D_EOC

Στην VHDL »μετά
τη δήλωση του είναι μη synthesizable.Αλλά XST δεν έδωσε λάθος.Έτσι, ακόμη και μου έκανε εντύπωση.Γι 'αυτό και αποφάσισε να κάνει μια προσομοίωση της συμπεριφοράς σε αυτές τις επιμέρους buffers.Και βρήκα ότι δεν εργάζονται.Ο εξαναγκασμός των εισροών σε'1 'ή'0' δεν αλλάζει το αποτέλεσμα.Έτσι θ διεξήγαγε Post προσομοίωσης διαδρομή ..Δούλεψε, αλλά στη συνέχεια το 100 ns καθυστέρηση δεν ήταν εκεί ...Μόνο combinational διαδρομή καθυστέρηση.Πράγμα που αποδεικνύει »μετά
τη δήλωση του wasn't σύνθεση.

2.) Ι προσομοιωμένο αρχή επίπεδο ενότητα.Και δεν έχω τέτοια «χάσματος με μηδενικό σφάλμα" και πήρα τα αναμενόμενα πολλαπλασιάζεται ρολόι για σήμα clk6b1o.

Είμαι χρησιμοποιώντας ISE έκδοση 9.1 και modelsim XE 6.2g

 

[vidyaredy]

Ωχ .... υπάρχει άλλη εναλλακτική λύση για μετά ρήτρα, μπορεί να περιμένει μέχρι να χρησιμοποιήσω;Νομίζω ότι ακόμα δεν είναι synthesisable .... Κατά την έξοδο είμαι παράγει παλμούς με την τόσο μεγάλη χρονική περίοδο της .....

 

[Nikolai]

Δεν μπορείτε να μη χρησιμοποιείτε το "περιμένουμε", ή άλλες τέτοιες καταστάσεις, είτε καθυστέρηση.Δεν υπάρχει τρόπος για να εισάγουν τα χρονικά καθυστέρηση άμεσα ..Πρέπει να εξαρτηθούν από το "ρολόι".
Και επιπλέον, με τη χρήση 6 DCM αίτια
της συσσώρευσης jitter.

I didn't καταλάβουμε τι σημαίνει "Κατά την έξοδο είμαι παράγει παλμούς με το τόσο μεγάλο μέρος της χρονικής περιόδου ....."

 

[vidyaredy]

Γεια σου,

Έχω κάνει το σχεδιασμό μου πλήρης ενότητα.Όλες οι επιμέρους ενότητες εργάζονται προστίμου.Αλλά όταν θα ενταχθούν όλα δεν είμαι απόκτηση επιθυμητών αποτελεσμάτων.Όπως αναφέρεται στην απάντηση ur νωρίτερα ότι μετά την ρήτρα δεν είναι προσομοίωση, που γίνονται για μένα.όταν αλλάξω την είσοδο, μετά από ορισμένο ποσό, όπως αναφέρεται στον κώδικα παραγωγής αλλάζει όσον αφορά τις εισροές.Ωστόσο δεν εργάζεται πάνω στην ενότητα.Είμαι εδώ μαζί μου πλήρη σχεδιασμό plz go thro 'και επιτρέψτε μου να γνωρίζουν πού έχω πάει στραβά.Εάν μετά τη χρήση της ρήτρας επίκλισης, whats η εναλλακτική λύση για αυτό.Θέλω να δημιουργήσει τους παλμούς της ότι πολύ διάρκειας.Πώς μπορώ να desribe καθυστέρηση στοιχεία σε VHDL;My αρχή ενότητας σήματα εξόδου δεν συμβαίνει ... OE, SHG, ADC_CLK.ADC_CLK είναι το δεύτερο DCM (Inst - DCM2 - O / P CLK CLK εισόδου είναι δύο φορές) της παραγωγής.Θέλω να πω δύο φορές πολλαπλασιασμένη με την παραγωγή της πρώτης DCM (Inst - DCM6 --- o / p είναι έξι φορές εισροών CLK) παραγωγή (clk1b20_inv).Είμαι διατροφή μου εξόδου της πρώτης DCM ως συμβολή στη δεύτερη DCM ....

βρείτε τα αρχεία προέλευσης και παραγωγής κυματομορφής αρχεία αρχή της ενότητας<img src="http://images.elektroda.net/24_1216149047_thumb.jpg" border="0" alt=""/>

<img src="http://images.elektroda.net/29_1216149316_thumb.jpg" border="0" alt=""/>Λυπούμαστε, αλλά χρειάζεται login για να δείτε αυτό το συνημμένο