Η διατήρηση ενότητες κατά τη σύνθεση στο RTL Compiler

[ryodan_2004]

Έχω μια γεννήτρια ρολόι στο σχεδιασμό μου, που αποτελείται από κάποια κλιμάκωση μετατροπείς. Ωστόσο, κατά τη σύνθεση, το εργαλείο διαγράφεται / αγνόησε τα περισσότερα από τα μετατροπείς υποβολή ανακριβούς εφαρμογής του υλικού. Οποιαδήποτε RC σενάριο εντολών για να διατηρηθεί η ενότητα γεννήτρια ρολόι; TIA

 

[jbeniston]

Δοκιμάστε: preserve_module set_attribute αλήθεια [find /-subdesign mod_name]

 

[FvM]

Η αναφερόμενη συμπεριφορά μπορεί να βρεθεί με οποιαδήποτε compiler HDL, αιτία είναι υποχρεωμένη να ελαχιστοποιήσει τη λογική. Οι ταλαντωτές Ring θεωρούνται άχρηστες καθυστερήσεις. Τα χαρακτηριστικά σύνθεσης παρακάτω εργάζονται με Altera Quartus, αλλά θα πρέπει επίσης να βοηθήσει με άλλους compilers. Αν όχι, συμβουλευτείτε το εγχειρίδιο για συγκεκριμένη σύνταξη. Εναλλακτικά, για να αποδίδει τη σύνθεση της HDL, επίσης εργαλείο ειδικοί περιορισμοί μπορεί να χρησιμοποιηθεί.

 / / σύνθεση χαρακτηριστικό για να κρατήσει συνδυαστικών σήματα σε Verilog σύρμα my_wire / * σύνθεση κρατήσει = 1 * /? / / Verilog (* κρατήσει = 1 *) σύρμα my_wire? / / Verilog-2001 - χαρακτηριστικό σύνθεση για να κρατήσει συνδυαστική σήματα σε VHDL σήμα my_wire: λίγο? syn_keep χαρακτηριστικό: boolean? syn_keep χαρακτηριστικό της my_wire: σήμα είναι αλήθεια?

 

[pete_lu]

/ / Synopsys dc_script_begin / / set_dont_touch όνομα_στιγμιοτύπου {} / / Synopsys dc_script_end Νομίζω ότι είναι ο ευκολότερος τρόπος για να διατηρηθεί μετατροπείς σας.