ΗΠΜ gate_level πρόβλημα προσομοίωσης

[ls000rhb]

Γράφω ένα ΗΠΜ χρησιμοποιώντας Verilog. Εργάζεται λειτουργικά σε επίπεδο RTL, αλλά μετά από τη χρήση συνθετικών DC, αυτό δεν work.WHY; Ίσως αυτό causessuch ένα πρόβλημα;

 

[AlexWan]

Hi ls000rhb,

Παρακαλούμε λεπτομέρεια τα στοιχεία σας.Τι συμβαίνει με ΗΠΜ σας;
Ίσως έχετε ξεχάσει την επαναφορά στις ΗΠΜ σας.Ίσως σας στυλ κωδικοποίησης των ΗΠΜ είναι κακό.

Καλή τύχη

 

[tarkyss]

καθυστέρηση πύλη είναι μια πιθανή αιτία
αλλά θα πρέπει να περιγράφει αναφορά σφάλματος σας λεπτομερώς

 

[viv_1005]

Μήπως θα συνθέσουν σωστά;ελέγξετε τις προειδοποιήσεις στην έκθεση.Αυτό μπορεί να βοηθήσει.Μπορείτε να μου εξηγήσετε το πρόβλημα λεπτομερώς;

 

[dBUGGER]

Γεια σου,
συμπεριφοριστική ok προσομοίωση δεν σημαίνει ότι wil εργασία μετά σύνθεση πάντα.Μπορείτε μετά τον κωδικό σας έτσι ώστε να μπορέσουμε να πούμε την αιτία σφάλμα.Σε ευχαριστώ

Με τις καλύτερες ευχές,

 

[odeafeiner]

βεβαιωθείτε ότι εάν η λίστα ευαισθησία είναι ολοκλήρωσε την πρώτη.

 

[dr_dft]

Στουπί RTL σας για να βρείτε κανένα κακό κώδικα.Τα περισσότερα εργαλεία σύνθεσης τρέχει χνούδι όταν διαβάσετε το RTL, έτσι έλεγχος σας μετά από προειδοποίηση.
Βεβαιωθείτε περιορισμούς σύνθεση είναι σωστές.Μην προσθέτετε μεγάλα δέντρα buffer για ρολόγια, επαναφέρει, κ.λπ. Αν το κάνετε, αν και η προσομοίωση πύλη σας είναι καθυστέρηση μονάδα ή έχει καθυστέρηση βιβλιοθήκη, μπορείτε να εκτελέσετε σε εικονικές συνθήκες αγώνα.
Ένας τρόπος για να καθαρίσετε δημιουργία εικονικών φυλή-προϋπόθεση είναι να τρέχει επίπεδο πύλη σας με nospecify και notimingcheck.Αυτό λειτουργεί μόνο αν είναι οι καθυστερήσεις στη βιβλιοθήκη σας πύλη ενσωματωμένα σε καθορίσετε μπλοκ.

Αν όλα τα άλλα αποτύχουν, επενδύουν σε έναν επίσημο μηχανισμό ελέγχου για να βρείτε αναντιστοιχίες μεταξύ RTL και η πύλη σας.

 

[sarath51]

Ελέγξτε τον κωδικό u'r για unreachable δηλώνει ... ελέγχου για προειδοποίηση ή θέματα για τα οποία ορισμένα συγκεκριμένα κράτη δεν μπορεί ποτέ να επιτευχθεί

 

[Realtek]

χρήση κυματομορφή εργαλεία άποψη (verdi. ..) debug πρώτη
βρείτε το πρόβλημα είναι καλύτερα τότε υποθέτω!

 

[funster]

μπορείτε να χρησιμοποιήσετε verplex για LEC debug για να το πρόβλημά σας.

με τις καλύτερες ευχέςls000rhb έγραψε:

Γράφω ένα ΗΠΜ χρησιμοποιώντας Verilog. Εργάζεται λειτουργικά σε επίπεδο RTL, αλλά μετά από τη χρήση συνθετικών DC, αυτό δεν work.WHY; Ίσως αυτό causessuch ένα πρόβλημα;