Καλώς ήρθατε στο EDABoard.com το Διεθνές Ηλεκτρονικό Φόρουμ Συζήτησης: EDA λογισμικό, κυκλώματα, σχηματικά, βιβλία, θεωρία, χαρτιά, asic, pld, 8051, DSP, Δίκτυο, RF, Analog Design, PCB,

Register Log in

Ερώτηση: η ανεκτή φάσμα com στο σωλήνα ADC

P

pikky

Guest
Αγαπητέ όλα:

Σε μια διοχέτευσης ADC,
Αν το φάσμα είναι εισροών-Vref ~ Vref
1.5bit/stage
Επομένως, κάθε στάδιο πρέπει συγκριτές δύο, με το όριο του - (1 / 4) και Vref (1 / 4) Vref.
Η ερώτησή μου είναι: ποιο είναι το ανεκτό εύρος των αντιστάθμιση της σύγκρισης;

Ευχαριστώ.

 
N

news

Guest
W ostatnim czasie rzadko pojawiają się nowe wersje sterowników graficznych AMD. Od wydania ostatniej wersji z certyfikatem WHQL minęło już 160 dni. Sytuację co prawda ratują wersje testowe sterowników, pojawiające się częściej, jednak i one pokazują się rzadziej niż w zeszłym roku. Ostatnia wersja WHQL nosi nazwę 14.12 Omega i została opublikowana ...

Read more...
 
P

PaloAlto

Guest
Είναι αυτό που υποψιάζομαι

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Ακριβώς κάτω (1 / 4) Vref

 
P

pikky

Guest
Ευχαριστώ για την απάντησή σας.

Εννοείς ανεκτή η αντιστάθμιση της σύγκρισης μπορεί να είναι τόσο μεγάλη όσο μια (1 / 4) Vref;

Μπορείτε να προμηθεύουν το meterial για να την υποστηρίξουν;

PaloAlto έγραψε:

Είναι αυτό που υποψιάζομαι
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

Ακριβώς κάτω (1 / 4) Vref
 
S

sahel2303

Guest
Η απάντηση αυτή είναι σωστή.αλλά στην πράξη, η σύγκριση θα πρέπει να αντισταθμίζονται πολύ χαμηλότερο από αυτό για να βεβαιώνεται ότι ο ADC θα λειτουργήσει σωστά.
μπορείτε να βρείτε την απάντηση στα θεμελιώδη δεδομένα μετατροπής βιβλίων, όπως αυτή που γράφτηκε από Behzad Razavi: "Αρχές του Data Conversion System Design" ή "CMOS Data Converters Επικοινωνιών" από Gustavsson

 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top