Επιπλέον μονάδα μετά από τη σύνθεση

[sheikh]

Γεια σας Dears έγραψα ένα κώδικα VHDL και στη συνέχεια σύνθεση αυτό. Το αποτέλεσμα της σύνθεσης περιέχει μια μονάδα που δεν είναι στο δρόμο μου δεδομένα. (Στο συνημμένο σχήμα, μεταξύ ADD / SUB και ένα μητρώο που συνδέονται με αυτόν). είναι μια FD (ένα 32 D_ff bit), Θα μπορούσατε σας παρακαλώ να μου πείτε, γιατί ΕΙΣΑΙ παράγει αυτή τη μονάδα μετά την σύνθεση; και πώς μπορώ να αλλάξω τον ακόλουθο κώδικα ότι, ADD / SUB σύνδεση με REG_4 άμεσα; Θεωρεί Mostafa

 mux4: mux_2x1_32bit λιμάνι χάρτη (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig)? Διαδικασία (CLK) αρχίζω εάν (CLK = '1 'και clk'event) στη συνέχεια, αν add_sub_0 = '0' τότε out_Add_sub_1_sig CLK, Rout => C4_sig)?

 

[ads_ee]

Sheikh, out_Add_sub_1_sig είναι ένα μητρώο, το οποίο θα ακολουθείται από REG32_bit παράδειγμα σας. Sytnthesis παράγουν ακριβώς αυτό που κωδικοποιούνται. Δεν βλέπω κάποιο πρόβλημα. Αν δεν θέλετε το επιπλέον εγγραφείτε αφαιρέστε το Reg_4 παράδειγμα και να εκτελέσει την αποστολή C4_sig