Επείγουσα ερώτηση Verilog, παρακαλώ βοηθήστε.

[tiger_shark]

Hi! Στην VHDL, θα μπορούσατε να χρησιμοποιήσετε GENERIC και χρησιμοποιούν για βρόχο να υπόσταση σε μεταβλητό αριθμό των ενοτήτων, αν χρειαστεί. Ο συνθέτης θα ξεδιπλώνονται στη συνέχεια για το βρόχο και ουσιαστικά αναπαράγουν τον κωδικό, όπως απαιτείται. Η ερώτησή μου είναι: Να έχουμε την ίδια προσέγγιση για Verilog; Για παράδειγμα, έχω μια My_MODULE submodule και εγώ πρέπει να υπόσταση σε αυτό φορές X όπου Χ ορίζεται ως παράμετρο (σταθερό). Τότε πώς θα ήταν η ονομασία για αυτά τα οποία παράγονται ενότητες θα ήταν; Σας ευχαριστώ πολύ TS

 

[gliss]

Νομίζω ότι σε Verilog για να γίνει αυτό είναι πολύ απλούστερη. Για Verilog, ίσως να θέλετε να δοκιμάσετε κάτι σαν αυτό:

 module higher_module / / ορίσετε ένα module να υπαχθούν στο παράμετρο My_MODULE x = 10? / / Κηρύξει παραμέτρου x, που είναι έως 10 εισόδου [x: 0] a? / / δημιουργία θύρες εισόδου για την έξοδο My_MODULE [x: 0] β? / / δημιουργήσει θύρες εξόδου για My_MODULE My_MODULE xmod [x: 10] (β, α)? / / θα δημιουργήσει μια σειρά από 11 My_MODULES και τη σύνδεση λιμένων endmodule [/ code ] Στη συνέχεια, για να καθοριστεί ένα απλό My_MODULE στη συστοιχία θα κάνατε: [code] xmod [x-1]

για το MSB και

 xmod [0]

για το LSB Επίσης, μπορείτε να κάνετε φέτες ή μέρη σαν αυτό:

 xmod [6:04]?

 

[fahadislam2006]

γεια ... Νιώθω u έχουν κάνει VHDL και τώρα νέα σε Verilog ... ίδιο με μένα ... Έτσι, η πρώτη u πρέπει να βρείτε και clerify τις μεγάλες διαφορές μεταξύ των δύο ... για το ότι πήρα αυτό το αρχείο ... Συγγνώμη, δεν είμαι με τη σύνδεσή του ... επίσης οδηγό για looping ...

 

[tiger_shark]

Γεια σου, ευχαριστώ για την παροχή συμβουλών. Πως αν με τη συμβολή στο My_MODULE μονάδα είναι η ίδια ένα διάνυσμα a [N-1], β [M-1]; Τότε πώς θα ορίζατε a, b; Χάρη TS [size = 2] [color = # 999999] Προστέθηκε μετά από 25 λεπτά: [/color] [/size] ένα ακόμη ερώτημα: Αν η MY_MODULE submodule έχει μια παράμετρο, πώς μπορώ να χρησιμοποιήσω defparam να εκχωρήσετε μια τιμή σε όλες τις αρχικοποιείται αντίγραφα MY_MODULE; Ευχαριστώ για τη βοήθεια, TS //------------------------------------------ ---------// δείγμα κώδικα που εργάζομαι με: module adder_generic (a_in, b_in, c_out)? παράμετρο NUM_OF_INST = 30? παράμετρο WIDTH = 14? εισόδου [NUM_OF_INST * ΠΛΑΤΟΣ-1: 0] a_in ? εισόδου [NUM_OF_INST * ΠΛΑΤΟΣ-1: 0] b_in? εξόδου [NUM_OF_INST * ΠΛΑΤΟΣ-1: 0] c_out? ακέραιο θ? για (i = 0? θ