Ενδιαφέρομαι για VHDL μεταφέρουν προνοώ προσθήκη 64 bits

[al_extreme]

Μπορεί να με βοηθήσει sombody Ψάχνω για τον κωδικό της μεταφοράς προνοώ προσθήκη 64 bits σε VHDL.Ευχαριστώ για τη βοήθειά σας

 

[Ace-X]

Υποθέτω, ότι το 64-bit CLA αθροιστής είναι κακή ιδέα, λόγω των πολύ περίπλοκη και εκφράσεις για δημιουργήσει propagate σημάτων.
Θα συνιστούσα να χρησιμοποιούνται οκτώ 8-bit CLA αθροιστές με επιπλέον propagate ομάδα και θα δημιουργήσει σήματα ως κορμός για 64-bit αθροιστής.

Εδώ είναι το παράδειγμα από @ @ lter site:

LIBRARY IEEE?
ΧΡΗΣΗ ieee.std_logic_1164.ALL?

ENTITY c_l_addr IS
ΛΙΜΑΝΙ
(
x_in: IN STD_LOGIC_VECTOR (7 DOWNTO 0)?
y_in: IN STD_LOGIC_VECTOR (7 DOWNTO 0)?
carry_in: IN STD_LOGIC?
άθροισμα: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)?
carry_out: OUT STD_LOGIC
)?
ΤΕΛΟΣ c_l_addr?

ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΤΗΣ c_l_addr συμπεριφοράς IS

SIGNAL h_sum: STD_LOGIC_VECTOR (7 DOWNTO 0)?
SIGNAL carry_generate: STD_LOGIC_VECTOR (7 DOWNTO 0)?
SIGNAL carry_propagate: STD_LOGIC_VECTOR (7 DOWNTO 0)?
SIGNAL carry_in_internal: STD_LOGIC_VECTOR (7 DOWNTO 1)?

BEGIN
h_sum <= x_in XOR y_in?
carry_generate <= x_in ΚΑΙ y_in?
carry_propagate <= x_in Ή y_in?
ΔΙΑΔΙΚΑΣΙΑ (carry_generate, carry_propagate, carry_in_internal)
BEGIN
carry_in_internal (1) <= carry_generate (0) ή (carry_propagate (0) ΚΑΙ carry_in)?
Inst: ΓΙΑ i σε 1 έως 6 LOOP
carry_in_internal (i 1) <= carry_generate (i) ή (carry_propagate (i) και carry_in_internal (i))?
ΤΕΛΟΣ LOOP?
carry_out <= carry_generate (7) ή (carry_propagate (7) ΚΑΙ carry_in_internal (7))?
ΤΕΛΟΣ ΔΙΑΔΙΚΑΣΙΑ?

άθροισμα (0) <= h_sum (0) XOR carry_in?
άθροισμα (7 DOWNTO 1) <= h_sum (7 DOWNTO 1) XOR carry_in_internal (7 DOWNTO 1)?
ΤΕΛΟΣ συμπεριφοράς?Ace-X.