Εγχειρίδιο Place και την οδό

[sandeep_sggs]

Αγαπητοί όλοι, Μπορεί κάποιος να μου πει ποια είναι η σημασία του εγχειριδίου "τόπο και διαδρομή» σε εργαλεία Xilinx (i Χρησιμοποιήστε xilinx9.1) και πώς να το κάνουμε με λεπτομέρεια! Είναι η διαδικασία πραγματικά χρήσιμο εγχειρίδιο λαμβάνοντας υπόψη τις καλές τόπο και αλγορίθμων διαδρομή ενσωματωμένο σε εργαλεία s πωλητή `. Μπορεί να κάνω λάθος, έτσι παρακαλούμε να διορθώσει μου αν έτσι συμβαίνει! Κάθε καλό έγγραφο για το θέμα αυτό είναι ευπρόσδεκτη. plz να είναι όσο το δυνατόν νωρίτερα ..

 

[pini_1]

Μερικές φορές, όταν το σχέδιό σας φτάσει ο υψηλός βαθμός χρησιμοποίησης, το εργαλείο μπορεί να έχει δυσκολίες στη διαδικασία τόπο και διαδρομή. Έτσι, κάποια βοήθεια από το σχεδιαστή απαιτείται. Τουλάχιστον δύο προσεγγίσεις που υπάρχουν. Μια επιλογή είναι να κάνει το χέρι όλο το προβληματικό κώδικα. Εάν ο κωδικός είναι πολύ μεγάλη, η προσέγγιση αυτή μπορεί να είναι χρονοβόρα στο debugging και τη διατήρηση. Μια άλλη προσέγγιση θα μπορούσε να είναι ακριβώς να βοηθήσει λίγο το εργαλείο. Εδώ είναι ένα παράδειγμα από έναν πρώην σχεδιασμό του ορυχείου με Xilinx με αξιοποίηση 96%. 1. Χειροκίνητη εντοπίσετε τις συσκευές FF από τα κύρια sequencer στη μέση. 2. Δύναμη όλα αργή λογική όπως LED λογική να βρίσκεται στην πλευρά (μακριά από το κέντρο). 3. Δοκιμάστε μερικούς σπόρους και να δείτε τα διάφορα αποτελέσματα. VHDL / Verilog / Xilinx backend παραδείγματα στο http://bknpk.no-ip.biz/

 

[farhantariq]

Λοιπόν αγαπητή Η σκηνή είναι ακριβώς ότι ο φόρος πωλητής είναι Γενικός thats tool.ya τι επαγγελματική αλλά Αλληλεπιδράσεις Designer κάνετε πιο συγκεκριμένη και αποτελεσματική.

 

[sanjay11]

Βοηθά πάντα εάν τουλάχιστον τα μπλοκ σχεδίασης τοποθετούνται χειροκίνητα (κοντά στις αντίστοιχες IO τους χρόνων). Μειώνει την επιβάρυνση για το εργαλείο, σε μεγάλο βαθμό και να επιτευχθεί καλύτερη χρονική στιγμή. Δεν είναι κάθε σήμα και ενότητα πρέπει να γίνεται χειροκίνητα. Μια κορυφαία τοποθέτηση επίπεδο του εγχειριδίου του μπλοκ (καθοδηγείται θέση και τη διαδρομή) έχουν ως αποτέλεσμα σε λιγότερο χρόνο τρέχει πάρα πολύ.

 

[victoria_jitesh]

ΜΕΡΙΚΕΣ πρέπει και δεν πρέπει ΝΑ ΚΡΙΝΟΥΝ ενώ τη θέση ΚΑΙ ΟΔΟΣ flip-flops είναι σχεδόν δωρεάν σε FPGAs Στην FPGAs, η περιοχή που καταναλώνεται από ένα σχέδιο είναι συνήθως προσδιορίζεται από το ποσό των συνδυαστικών κυκλωμάτων, όχι από την αριθμός των ip-ops. Στόχος για τη χρήση 80-90% των κυττάρων σε ένα chip. Εάν χρησιμοποιείτε περισσότερο από το 90% των κυττάρων σε ένα τσιπ, τότε ο τόπος-και κατά τη διαδρομή του προγράμματος ενδέχεται να μην είναι σε θέση να δρομολογήσετε τα καλώδια για να συνδέσετε τα κύτταρα. Εάν χρησιμοποιείτε λιγότερο από το 80% των κυττάρων, τότε κατά πάσα πιθανότητα: υπάρχουν βελτιστοποιήσεις που θα αυξήσουν την απόδοση και εξακολουθεί να επιτρέπει το σχεδιασμό για να ταιριάζει με το τσιπ? Ή έχετε περάσει πάρα πολύ ανθρώπινη προσπάθεια για τη βελτιστοποίηση για χαμηλή περιοχή? Ή όσο το δυνατόν προσπαθήστε να εξασφαλιστεί ότι όλα τα IP και op χρήσης ίδιο ρολόι, τότε ρολόι ρολόι δεν επιβάλλει περιορισμούς στην περίπτωση που ο τόπος-και-διαδρομή εργαλείο βάζει ip-ops και πύλες. Αν διαφορετικές ip-ops χρησιμοποιούνται διαφορετικά ρολόγια, τότε ip-ops που είναι κοντά μεταξύ τους θα μπορούσε πιθανότατα να είναι υποχρεωμένοι να χρησιμοποιούν το ίδιο ρολόι. Χρησιμοποιήστε μόνο μία άκρη του σήματος του ρολογιού