Είναι δυνατόν να σχεδιάσει FIFO σε CPLD (XPLA3 οικογένεια);

[lukee]

Γεια σε όλους! Έχω μια ερώτηση. Είναι δυνατόν να σχεδιαστεί FIFO σε CPLD (XPLA3 οικογένεια); Ευχαριστώ για την απάντηση Best Regards Lukee

 

[cydi]

Ναι, σίγουρα μπορείτε να το κάνετε.

 

[lukee]

Ίσως έχετε κάποια πρόταση πώς θα το κάνω αυτό;

 

[Iouri]

Είναι, επίσης, εξαρτάται από το μέγεθος CPLD. Μπορείτε να χρησιμοποιήσετε τα εργαλεία Wizzard avalible με ISE ή Qurtus να δημιουργήσει FIFO

 

[echo47]

Ίσως. Τι FIFO μέγεθος χρειάζεστε, και πόσο ελεύθερο χώρο έχετε στο CPLD σας; CPLDs είναι μικρές συσκευές, και ένα FIFO καταναλώνει πολύτιμο μικροκυψέλες για την αποθήκευση δεδομένων bits. Θα θελήσετε πιθανώς μία βελτιστοποιημένη σχεδίαση που χρησιμοποιεί ελάχιστους πόρους. Οι πυρήνες συμπεριλαμβάνεται 8.2i Xilinx ISE CORE Generator δεν υποστηρίζουν CPLDs.

 

[Iouri]

Επίσης, δεν είμαι σίγουρος γιατί θέλετε να κάνετε αυτό σε CPLD επειδή FPGA είναι να πάρει αρκετά τσιπ τώρα, ώστε να μπορείτε να χρησιμοποιήσετε μικρότερα FPGA να κάνει FIFO λειτουργία

 

[lukee]

Κάνω αυτό σε CPLD γιατί (δεν έχω επιλογή ), το αφεντικό μου θέλει αυτό το CPLD (XCR3256XL). Τώρα έχω ελεύθερο περίπου το 70% των μικροκυψέλες σε αυτήν τη συσκευή, διότι το 30% περίπου (~ 80) του μικροκυψέλες χρησιμοποιεί για τον έλεγχο της LCD TFT. Θέλω σχεδιασμό FIFO 24x22 bits, γιατί μερικές φορές πρέπει να συγκεντρώσουν κάποια στοιχεία που έχω πάρει μέσω SPI.

 

[echo47]

Ακούγεται σαν πρόβλημα. 24x22 θα καταναλώσει 528 μικροκυψέλες για ακριβώς το bit δεδομένων, συν περισσότερο για τους μετρητές και πολυπλέκτες. Ίσως μπορείτε να προσθέσετε μια εξωτερική FIFO, ή να εξηγήσει το πρόβλημα με το αφεντικό σας.