Διαφορά μεταξύ της Verilog και SystemVerilog

[whitchurch85]

Ήμουν διέρχεται μια SysemVerilog αστάρι, τη σύνταξη και των δύο Veriog και SystemVerilog να φανεί το ίδιο. Ποια είναι η διαφορά μεταξύ των δύο;

 

[koggestone]

http://en.wikipedia.org/wiki/SystemVerilog

 

[k12345k12345]

Syntaxwise SV είναι συμβατή με Verilog. Αλλά SV έχει πολλά νέα χαρακτηριστικά, όπως τάξεις, διεπαφές, OOPS έννοιες, κλπ.

 

[sudhamahesh70]

Υπάρχουν πολλές διαφορές σε Verilog και SV. μπορούμε να πούμε, SV = Verilog + όλα τα χαρακτηριστικά που απαιτούνται για ισχυρισμούς + επαλήθευσης. έχουμε βελτιωμένη έκδοση του fork-join που είναι πολύ χρήσιμο για παράλληλες διαδικασίες, ουπς, στο εσωτερικό των διαδικασιών επικοινωνίας [σηματοφόρος και γραμματοκιβώτια] και επίσης μπορούμε να ορίσουμε λειτουργική κάλυψη που βοηθά στην κάλυψη μετρήσεις. Κάποτε, αν αρχίσουμε SV μπορούμε να νιώσουμε τη συγκίνηση του. - Mahesh.

 

[vivek_p]

Σύστημα Verilog χρησιμοποιείται κυρίως για τη δοκιμή και την επαλήθευση. Έχει κατασκευάζει παρόμοια με Αντικειμενοστραφής Προγραμματισμός Verilog χρησιμοποιείται κυρίως για την κωδικοποίηση σχέδια ........................