Διαρθρωτικές κώδικα VHDL για SR Flip-Flop

[BlackOps]

Γεια σας, είμαι προσπαθεί να οικοδομήσει VGA ελεγκτή. θα έχει 2 10 bit μέχρι και 4 μετρητές σαγιονάρες. έχω ήδη ένα σχηματικό του. τώρα θέλω να γράψω πλήρη VHDL κώδικα για διαρθρωτικές SR flip-flop μου, παρακαλώ ρίξτε μια ματιά στην εικόνα του flip flop που χρειάζομαι μέσα μου ελεγκτή. όπως βλέπω από το βιβλίο του Ενώχ, SR flip-flop τροποποιείται μόνο D flip-flop, παρακαλώ ρίξτε μια ματιά στο δεύτερο pic. Τώρα, πρέπει να τροποποιήσετε VHDL κώδικα για SR flip-flop, αλλά εγώ πρέπει επίσης να περιλαμβάνει ασύγχρονη σαφές μήνυμα, όπως φαίνεται στην πρώτη pic, ... για την VGA ελεγκτή .. εδώ είναι ο κωδικός μου:

 - καθορίζουν τη λειτουργία του 2-input NAND gate IEEE ΒΙΒΛΙΟΘΗΚΗ? ΧΡΗΣΗ IEEE.STD_LOGIC_1164.ALL? ΟΝΤΟΤΗΤΑ NAND_2 είναι το λιμάνι (I0, I1: σε std_logic? O: std_logic OUT)? ΤΕΛΟΣ NAND_2 ? ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΤΗΣ Dataflow_NAND2 NAND_2 ΕΙΝΑΙ Ο Μπέγκιν

 

[mstrcosmos]

SR και CLK; IEEE βιβλιοθήκη? IEEE.STD_LOGIC_1164.all χρήση? FDRS οντότητα είναι λιμάνι (Q: από std_ulogic? C: σε std_ulogic? R: σε std_ulogic? S: σε std_ulogic? Clear: σε std_ulogic)? FDRS τέλος? FDRS_arch αρχιτεκτονική του είναι να αρχίσει FDRS διαδικασία (C, κωδικοποίηση) αρχίζω εάν (ακμή ανόδου (Clear)) τότε το Q

 

[FvM]

Κατά τη γνώμη μου, να "εφεύρει" ένα νέο είδος SR-flipflop - με ένα ρολόι. Ποτέ δεν το είδα πριν.

 

[BlackOps]

i δεν εφηύρε τίποτα! u havent να διαβάσετε ένα βιβλίο του Ενώχ Hwang; οι εικόνες μου είναι μετά από αυτό το βιβλίο! έτσι; .... οποιεσδήποτε ιδέες; και τι κάνει το u σκεφτείτε τον κώδικα VHDL;

 

[FvM]

Γεια σας, εντάξει, βλέπω ότι το SR-flipflop χρησιμοποιείται από τον Ενώχ και αλλού. Βρήκα, ωστόσο, ότι υπάρχουν διαφορετικές εφαρμογές που διαφέρουν όσον αφορά τη συμπεριφορά με την Ε και S, τόσο Η. Ενώχ λέει "SR flip-flops μπορούν να εισέλθουν μια απροσδιόριστη κατάσταση όταν και οι δύο είσοδοι υποστήριξε ταυτόχρονα". Σε constrast παρουσίασε κύκλωμα του έχει και ορίζεται συμπεριφορά προτεραιότητα για την επίτευξη εισόδου S. Altera MaxPlus έχει SR-flipflop που είναι εναλλαγή με S και R τόσο H και τον κωδικό δημοσιεύτηκε από mstrcosmos έχει προτεραιότητα για την είσοδο R. Εκτός από αυτό το συγκεκριμένο πρόβλημα, ο κώδικας VHDL φαίνεται σωστή. Αντί να χρησιμοποιεί "διαρθρωτικές" κώδικα που έχει εν μέρει ασαφή συμπεριφορά, θα προτιμούσα μια σαφή περιγραφή. Η απαιτούμενη προτεραιότητα για SR flipflop μπορεί να είναι πραγματικά διαφορετικό. Χρησιμοποιώντας D-flipflops θα πρέπει να καθορίσει το σκοπό λογική ρητά. Η SR-flipflop περιγραφή από mstrcosmos δεν είναι synthesizable με αυτόν τον τρόπο, να προκαλέσουν έχει δύο άκρη ευαίσθητα σήματα. Η συνήθης δομή με σαφή asynchronouos θα πρέπει να χρησιμοποιείται αντ 'αυτού. Όπως ήδη αναφέρθηκε, διαφέρει από τον κωδικό σας όσον αφορά την προτεραιότητα έναντι R S.

 διαδικασία (C, κωδικοποίηση) αρχίζω εάν (κωδικοποίηση) τότε το Q

 

[BlackOps]

u έχουν παράσχει κώδικα συμπεριφοράς ... Μπορώ να το χρησιμοποιήσετε για να οικοδομήσουμε VGA ελεγκτή για Virtex2 pro τσιπ μου, με ISE; και μπορώ να το τοποθετήσετε σε ένα άλλο .. "Κεφαλίδα" αρχείο .. έτσι ώστε να μπορώ συνηθίζει να το χρησιμοποιήσετε σε κεντρικό ελεγκτή πηγαίου κώδικα;

 

[kvingle]

Yes.you μπορεί να το χρησιμοποιήσει.

 

[darylz]

Αλλά είναι σημαντική;

 

[FvM]

Έχω την αρχική αξιολόγηση "διαρθρωτικές" κώδικα. Είναι απολύτως ακατάλληλο για τη σύνθεση (αν είναι σωστό το μέτρο, το οποίο δεν είχα ελέγξει πλήρως). Synthesizable κωδικό (όσο το ρολόι δράση synchronouos προορίζεται) πρέπει να βασίζεται σε D-FF αντίστοιχα στοιχεία λογική ρολόι σύγχρονη δομές HDL. PS: I ανέλαβε τον κωδικό σας προορίζεται για τη σύνθεση σε hardware, αλλά δεν το αναφέρω. Καταλαβαίνω τώρα, ότι η κωδικοποίηση διαρθρωτικές D-FF θέα από το βιβλίο Enochs. Η θέα ουσιαστικά δίνει μια ιδέα, πως μια D-FF θα μπορούσε να λειτουργήσει σε hardware, αλλά αυτό δεν είναι ούτε νόημα ούτε για τη σύνθεση προσομοίωσης για τη γνώμη μου. Ένα εργαλείο σύνθεσης, που συνήθως λειτουργεί σε υψηλότερο επίπεδο αφαίρεσης από την ατομική πύλες, πιθανότατα δεν θα το αναγνωρίσουν με τρόπο που χρησιμοποιεί ένα ϋ-FF σε επίπεδο πύλη. Ένα εργαλείο προσομοίωσης θα πρέπει να αναπαράγει ουσιαστικά τη συμπεριφορά, αλλά θα μπορούσε επίσης να προκαλέσει πολύ γενικά σε σχέση με ένα υψηλότερο επίπεδο περιγραφή (συμπεριφοράς ή τη χρήση του υλικού D-FF). Behavioral περιγραφές έχει δύο περιορισμούς: Μερικές δομές δεν είναι synthesizable, π.χ. δήλωση καθυστέρηση και δεν μπορεί να δώσει καλύτερα αποτελέσματα σε όλες τις περιπτώσεις, όπου ιδιαίτερα τους πόρους του υλικού λογική είναι διαθέσιμα. Αλλά για να βελτιώσουν τις επιδόσεις με τις διαρθρωτικές κώδικα, θα πρέπει να εξετάσει το συγκεκριμένο υλικό λογική, συνήθως μέσω βιβλιοθηκών πωλητή.

 

[BlackOps]

thank u! ok i έχουν κωδικοποιηθεί σαν να μου έδειξε, εδώ είναι ο κώδικας συμπεριφοράς:

 IEEE ΒΙΒΛΙΟΘΗΚΗ? ΧΡΗΣΗ IEEE.STD_LOGIC_1164.ALL? SRff οντότητα PORT (S, R, Ρολόι, Clear: σε std_logic? Q: std_logic OUT) ? SRff ΤΕΛΟΣ? Συμπεριφορά ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΤΟΥ ΕΙΝΑΙ SRff αρχίζω διαδικασία (Ρολόι, κωδικοποίηση) - κατάλογος ευαισθησία χρησιμοποιείται BEGIN IF (Clear = '1 '), τότε το Q

 

[FvM]

Θα πρέπει να λειτουργεί όταν στιγμιότυπο του SR-FF σε διαρθρωτικές κώδικα. Μήπως θα παρατηρήσετε, ότι ο ελεγκτής VGA από την ιστοσελίδα Ενώχ O. Hwang του www.cs.lasierra.edu/ ~ ehwang χρησιμοποιεί γενικά "συμπεριφοράς" κωδικοποίηση; Κατά τη γνώμη μου είναι πολύ πιο λειτουργικό και καλύτερα αναγνώσιμη.

 

[BlackOps]

ναι, έκανα ειδοποίηση, σας ευχαριστώ .. αλλά δεν είμαι σίγουρος θα λειτουργήσει αν μπορώ απλά θα αντιγράψετε και να επικολλήσετε στο ISE μου ... για synthesation .. Επίσης, στις πινέζες mustbe ανατεθεί .. γι 'αυτό και αποφάσισα να οικοδομήσει τα πάντα από το μηδέν σε διαρθρωτικές κώδικα, αλλά παραπέμποντας στις σχηματικές αναπαραστάσεις του Ενώχ.

 

[FvM]

Θα περίμενα το παράδειγμα Altera να συνεργαστεί με την Xilinx επίσης, να προκαλέσει το ίδιο VGA ελεγκτής χρησιμοποιεί μόνο κοινές δομές VHDL. Με το "διαρθρωτικό" περιγραφή, θα πρέπει να έχετε μια κατανόηση των δομικών στοιχείων που είναι πραγματικά διαθέσιμες σε FPGA. Αυτά είναι δεν πύλες αντί LUT με βάση το μπλοκ λογική , όπου η D-FF είναι ένα στοιχειώδες λειτουργία. Αγνοώντας αυτά τα δεδομένα, θα μπορούσε π.χ. να προκαλέσει ο compiler HDL για να χρησιμοποιήσετε ένα βρόχο συνδυαστική λογική αντί flipflop, πιθανώς δεν λειτουργεί λόγω των προβλημάτων χρονισμού.

 

[SHRIRAM_GAUR]

Έχω συντάξει διαρθρωτικές SR FF κώδικα και ήρθε να ξέρετε, 1. έχετε προσθέσει σήμα "Άδειασμα" από Structural_SR_FF, γιατί; ακόμη και το σήμα δεν γίνεται εκεί λόγος οπουδήποτε αλλού;