S
staraimm
Guest
γεια, κανέναν, έγραψα το Verilog κώδικα ως εξής.
module δοκιμή (inclk, inclr, indata, outclk, outclr, outdata)?
inclk εισροών, inclr, outclk, outclr?
input [7:0] indata?
εξόδου [7:0] outdata?
reg [7:0] mem [0:31]?
reg [4:0] memcnt?
πάντα @ (posedge inclk ή inclr negedge)
αρχίζω
if (! inclr)
memcnt <= 0?
άλλος
memcnt <= memcnt 1?
τέλος
πάντα @ (posedge inclk)
αρχίζω
mem [memcnt] <= indata?
τέλος
reg [4:0] rdcnt?
πάντα @ (posedge outclk ή outclr negedge)
αρχίζω
if (! outclr)
rdcnt <= 0?
άλλος
rdcnt <= rdcnt 1?
τέλος
αντιστοιχίσετε outdata = mem [rdcnt]?
endmodule
Έστω ότι η inclk είναι περίπου 15MHz, και η outclk είναι περίπου 10MHz.Η κατάρτιση του κώδικα με την έκδοση ιστού QuartusII.Όμως, κατά τους πρώτους 8 ρολόι, δεν μπορώ να πάρετε τη σωστή στοιχεία σχετικά με το λεωφορείο.Μπορεί κανείς να μου πείτε γιατί;Ευχαριστώ.
module δοκιμή (inclk, inclr, indata, outclk, outclr, outdata)?
inclk εισροών, inclr, outclk, outclr?
input [7:0] indata?
εξόδου [7:0] outdata?
reg [7:0] mem [0:31]?
reg [4:0] memcnt?
πάντα @ (posedge inclk ή inclr negedge)
αρχίζω
if (! inclr)
memcnt <= 0?
άλλος
memcnt <= memcnt 1?
τέλος
πάντα @ (posedge inclk)
αρχίζω
mem [memcnt] <= indata?
τέλος
reg [4:0] rdcnt?
πάντα @ (posedge outclk ή outclr negedge)
αρχίζω
if (! outclr)
rdcnt <= 0?
άλλος
rdcnt <= rdcnt 1?
τέλος
αντιστοιχίσετε outdata = mem [rdcnt]?
endmodule
Έστω ότι η inclk είναι περίπου 15MHz, και η outclk είναι περίπου 10MHz.Η κατάρτιση του κώδικα με την έκδοση ιστού QuartusII.Όμως, κατά τους πρώτους 8 ρολόι, δεν μπορώ να πάρετε τη σωστή στοιχεία σχετικά με το λεωφορείο.Μπορεί κανείς να μου πείτε γιατί;Ευχαριστώ.