Γεια σου χρειάζονται βοήθεια κατ 'εφαρμογή του FPGA

S

syamprasad201425

Guest
γεια IAM κάνει έργο για την εφαρμογή των πέντε μεταβλητής λειτουργίας χρησιμοποιώντας τη λογική ρύθμισης μπλοκ λογική FPGA σε Verilog HDL. μπορεί κάποιος να εξηγήσω πώς να εφαρμόσουν και πώς να γράψει τον κώδικα για την εφαρμογή των πέντε μεταβλητών λειτουργίας στην λογική του CLB FPGA.
 
Μπορείτε να μας περιγράψετε το σχέδιό σας με κάθε λεπτομέρεια;
 
γεια! Είμαι εφαρμογή λογικής συνάρτησης από o / p του CLB. Στην αρχιτεκτονική του FPGA υπάρχουν μπλοκ λογική, μήτρες σύνδεση, I / O blocks. Στο μπλοκ λογική υπάρχουν τρεις γεννήτριες λειτουργία (LUTs) με τις δύο πρώτες LUTs έχουν I / F PS (1:4), Ζ (1:4), και o / PS είναι ΣΤ 'και Ζ'. Αυτά o / ps και άλλη I / P μεταβλητή Η1 δίνονται ως το i / ps τρίτων LUT.The o / p τρίτων LUT που δίδονται στο muxs και o / PS Μούσες του δίνονται στους δ flipflops.Thesed flipflops θα δώσει το o / ps όπως όπως και YQ XQ. για να πάρει αυτό που χρειαζόμαστε για να προγραμματίσετε παραπάνω στοιχεία. Ι dont ξέρτε για τον προγραμματισμό και veilog κώδικα για την εφαρμογή της λειτουργία. παρακαλώ μπορεί κάποιος μου εξηγήσει
 
μπορεί κάποιος να με βοηθήσει στην εφαρμογή της λογικής συνάρτησης χρησιμοποιώντας FPGA του CLB
 
Δεν κατάλαβα, πως το έργο της αίτησής σας, αλλά το καλύτερο είναι να προσπαθήσουμε να δούμε αν η Xilinx σχετικά με την τεκμηρίωση της ΕΙΣΑΙ σας αν χρησιμοποιείτε it.I θα είναι hapy να συνεργαστούμε μαζί σας, πιάνω το σχεδιασμό των mod / επίδειξης σε FPGA .............................. MOC ................ thanx .........
 
Γεια σου, ξέρω λίγο σε FPGA (Xilinx Spartan3 XC3S200 FT256 -5) και εγώ χρήση VHDL στο πρόγραμμα, αλλά στην πραγματικότητα δεν μπορούσα να καταλάβω τι εννοείτε. Εάν σας δώσει ακριβώς την ιδέα του έργου σας και μια μικρή περιγραφή γι 'αυτό θα βάλω τα δυνατά μου να σας βοηθήσουμε.
 
Τώρα στέλνω τη δομή του CLB. Σε αυτή την IAM δομή δίνοντας εισόδους μέσω G1, G2, G3, G4 και F1, F2, F3, F4 στις ΣΚΟ (λειτουργία generatora). μετά την εφαρμογή του ΣΚΟ o / ps του ΣΚΟ είναι ζωοτροφών σε άλλο input.In τρία αυτό χρησιμοποιούμε μια άλλη μεταβλητή (π.χ. h1). όπως ότι η εφαρμογή μπορεί να γίνει και yhe o / ps που λαμβάνονται στα dffs και σε x και y. Τώρα iam χρησιμοποιώντας λιτά 2e CLB που έχει τέσσερις φέτες. εφόσον είναι δυνατόν, κάποιος μπορεί να μου εξηγήσει πώς 16:01 LUT μπορεί να εφαρμοστεί επίσης και ο κώδικας για την εφαρμογή του 6 varible λειτουργία. Θέλω επειγόντως
 
Έχετε μια συγκεκριμένη ανάγκη να κατανοήσουμε τις λεπτομέρειες λειτουργίας του CLB; Αυτό είναι ένα πολλά να μάθουμε - κάθε οικογένεια είναι διαφορετική συσκευή. Είναι πολύ πιο εύκολο να περιγραφεί η λειτουργία σας λογική της HDL (VHDL ή Verilog), και στη συνέχεια αφήστε το λογισμικό σύνθεσης ανησυχείτε για τις λεπτομέρειες εφαρμογής. Τα εργαλεία που ξέρουν πώς να συνδυάζουν πολλαπλούς CLB σε μεγαλύτερες λειτουργίες, και πώς να βελτιστοποιήσετε την τοποθέτηση και δρομολόγηση για την καλύτερη ταχύτητα ή ελάχιστη έκταση. Τι εννοείτε με τον όρο "16:01 LUT"; Αν εννοείτε 16 εισόδους και μία έξοδο, τότε η γενική λύση είναι λίγο 65536 ROM. Φυσικά, πολλοί εισόδου 16-λειτουργίες μπορούν να απλοποιηθούν μέσω της ελαχιστοποίησης λογική. Ένας 6-μεταβλητή λειτουργία θα μπορούσε να απαιτήσει μια 64-bit LUT (μπορείτε να συνδυάσετε τέσσερα Xilinx 16-bit LUTs). Ωστόσο, πολλά 6-μεταβλητή λειτουργίες μπορεί να απλουστευθεί με την ελαχιστοποίηση boolean, και μπορεί να χωρέσει σε κάποιο συνδυασμό των μικρότερων LUTs. Το λογισμικό σύνθεσης θα καταλάβω ότι για σας.
 
γεια! Βρήκα τη λύση για το παραπάνω πρόβλημα
 
thnx πολλά guyzz για ur υποστήριξη ... Είμαι, επίσης, χρησιμοποιώντας VHDL για τον προγραμματισμό, αλλά προς το παρόν κολλήσει με άθροισμα των κωδικών .. Έχω βασικές γνώσεις της VHDL .. έτσι μπορεί κανείς να με βοηθήσει με τους κωδικούς των LED αναβοσβήνει, αθροιστή, μετρητή, και σειριακή επικοινωνία
 

Welcome to EDABoard.com

Sponsor

Back
Top