Βοήθεια PLZ! FPGA Ρολόι-δημιουργώντας ένα ρολόι από το ρολόι εισόδου

[fallingrain_83]

Γεια χαρά σε όλους Θέλω να creat ένα ρολόι από το ρολόι εισόδου που έχει λιγότερη συχνότητα δοκίμασα αυτό, ωστόσο, δεν λειτουργεί μονάδα (CLK, ...) εισόδου clk? / / Που συνδέονται με C9 pin του Spartan3 XC3S200 reg [0:25 ] μετράνε? reg clk2? allways @ (posedge CLK) αρχίζω μετράνε

 

[FvM]

Εάν αφαιρέσετε το δεύτερο πάντα μπλοκ, το σχέδιο θα πρέπει ουσιαστικά να λειτουργήσει ως ένα ** 2 26 διαιρέτη του ρολογιού.

 

[fallingrain_83]

αλλά πρέπει να κάνω σε s.th πάντα μπλοκάρει μου αν μπορώ να αφαιρέσω ότι έχω να chek από clk2 αν και έχω ένα λάθος με αυτή τη σύνταξη: lways @ (posedge CLK) αρχίζω μετράνε

 

[FvM]

Τουλάχιστον θα πρέπει να αφαιρέσετε clk2

 

[yanzixuan]

αλλά πρέπει να κάνω σε s.th πάντα μπλοκάρει μου αν μπορώ να αφαιρέσω ότι έχω να chek από clk2 αν και έχω ένα λάθος με αυτή τη σύνταξη: lways @ (posedge CLK) αρχίζω μετράνε