Όλα flip-flops μέσα FPGA είναι D flip flop?

[EDA_hg81]

Ευχαριστώ

 

[kishore2k4]

AFAIK όλοι οι Δ FF / Μάνδαλα σε Xilinx συσκευές.Ποτέ μη χρησιμοποιείται Altera όμως, πιθανώς το ίδιο επειδή είναι η πιο συχνά χρησιμοποιούμενη για δύο διαδοχικών λογική και μητρώα αποθήκευση.Εάν οι άλλοι τύποι χρειάζονται να μπορούν να εκδηλώνεται με τη βοήθεια των γύρω λογική.

 

[EDA_hg81]

Αν είναι όλα Δ σαγιονάρες μέσα FPGA, σύμφωνα με το χρονοδιάγραμμα των digram Δ σαγιονάρες ως followings:

Δεν χρειαζόμαστε πληρώσει πάρα πολύ την προσοχή στις εσωτερικές χρονική καθυστέρηση μεταξύ διοχέτευσης μητρώων FPGA μέσα από τα δεδομένα που πρόκειται να αιχμαλωτιστεί με οποιοδήποτε τρόπο και αν έχουμε κανονίσει μητρώα στο εσωτερικό FPGA σωστά.

Νομίζετε ότι έχω δίκιο;
Λυπούμαστε, αλλά θα πρέπει να συνδεθείτε για να δείτε το συνημμένο

 

[echo47]

Μερικές Xilinx FPGAs παρέχει επίσης ειδική διπλής τιμής δεδομένων (DDR) flops στο IOBs.Έχουν δύο ρολόγια.

Εάν το σχέδιό σας είναι σύγχρονη και χρησιμοποιεί μόνο ένα ρολόι, τότε ίσως το μόνο που χρειάζεστε είναι ένα εμπόδιο ΠΕΡΙΟΔΟΣ ρολόι.Στη συνέχεια, το λογισμικό σας αυτόματα θα πραγματοποιηθεί και την οδό της λογικής για να ικανοποιήσει την εγκατάσταση και κρατήστε τις απαιτήσεις όλων των flops (ή μπορεί να παραπονούνται ότι δεν μπορεί να ικανοποιήσει τους περιορισμούς σας).Για πιο πολύπλοκα σχέδια και για κρίσιμες I / O χρονική στιγμή, μπορεί να χρειαστεί επιπλέον περιορισμούς χρόνου.

Διάγραμμα χρονισμού σας στοιχεία δείχνουν αλλάζοντας ταυτόχρονα με CLK.Beware of possible setup / κατέχουν παραβιάσεις.

 

[nxtech]

Η σύντομη απάντηση στην ερώτησή σας σε ό, τι αφορά την Xilinx FPGAs είναι ναι το FF σε FPGAs είναι DFF.Ωστόσο, μπορείτε να αγνοήσουν δεν είναι πάντα μόνο το στοιχείο του χρόνου που σχετίζονται με αυτές τις συσκευές.

Ένα καλό παράδειγμα είναι η διαφορά μεταξύ της Σπάρτης 2 Familiy και Virtex 5.Και οι δύο είναι FPGAs και οι δύο έχουν FFs αλλά θα πρέπει να εξετάσουμε το βασικό στοιχείο των εν λόγω συσκευών.Η φέτα, όπως ονομάζεται σε Xilinx του είναι διαφορετική μεταξύ αυτών να familys και θα έχουν διαφορετική χρονική στιγμή για το ίδιο κομμάτι του κώδικα.

Θα πρέπει πάντα να είναι γνώστης του χρόνου σας για να FFs αν Δ τύπου ή μη.Κοιτάξτε τις φέτες από τις δύο familys ανέφερα παραπάνω για να δούμε τι είδους λογική των εσόδων αυτών.Αν αυτό δεν σας φαίνεται ότι έχετε ακόμη να δώσουμε προσοχή στις χρονοδιάγραμμα FF αν είστε αγωγών τους ή δεν τότε το μόνο που μπορώ να πω είναι καλή τύχη.

Για πληροφορίες αναφοράς σχετικά με το τι εννοώ βλέπε σελίδα 11 της πλήρους Σπαρτιάτη 2 δελτίο της οικογένειας και σελίδες 157, 158, και 161 του Virtex 5 καθοδηγεί τους χρήστες της.

E

 

[EDA_hg81]

Σας ευχαριστώ όλους πάρα πολύ.

 

[abhijeetmilu]

EDA_hg81 έγραψε:

Ευχαριστώ

 

[deepu_s_s]

γεια!
U γράψετε ur δικό του κώδικα για JK flip flop σε οποιαδήποτε από τις HDL.Νομίζω ότι το FPGA θα συναγάγει κάποια λογική Combi και προσθέστε το στο DFF να το μετατρέψει σε JK.

Διορθώστε με εάν κάνω λάθος

ευχαριστίες και regads

Deepak