E
EDA5678
Guest
Γεια σου,
Μπορείτε παρακαλώ να με βοηθήσει να επιλύσετε τα εξής question.I θα σας εκτιμώ.
Σε ευχαριστώ.
Για τα ακόλουθα VHDL, τι θα παράγει σύνθεση;Ισοπαλία με αποτέλεσμα η πύλη-εκπροσώπηση επίπεδο ή λογική εκπροσώπησης εξίσωση.
IEEE βιβλιοθήκη?
IEEE χρήση.std_logic_1164.all?
function_ex οντότητα
λιμένα (Α1, Α2, Β1, Β2: στην std_ λογική?
en: σε std_logic?
y1: out std_ λογική)?
οντότητα τέλος?
RTL αρχιτεκτονική του function_ex είναι
λειτουργία xor_ fn (f1, f2: std_ λογική) απόδοση std_ λογική είναι
μεταβλητή r: std_ λογική?
αρχίζω
r: = f1 xor f2?
return r?
τέλος xor_fn λειτουργία?
αρχίζω
xnor_ διεργασία: διαδικασία (B1, B2) είναι
αρχίζω
if (en = 1) τότε
y1 <= xor_fn (Α1, Α2)
άλλος
y1 <= xor_fn (B1, B2)
τέλος αν?
διαδικασία τέλος?
τέλος RTL αρχιτεκτονική?
Μπορείτε παρακαλώ να με βοηθήσει να επιλύσετε τα εξής question.I θα σας εκτιμώ.
Σε ευχαριστώ.
Για τα ακόλουθα VHDL, τι θα παράγει σύνθεση;Ισοπαλία με αποτέλεσμα η πύλη-εκπροσώπηση επίπεδο ή λογική εκπροσώπησης εξίσωση.
IEEE βιβλιοθήκη?
IEEE χρήση.std_logic_1164.all?
function_ex οντότητα
λιμένα (Α1, Α2, Β1, Β2: στην std_ λογική?
en: σε std_logic?
y1: out std_ λογική)?
οντότητα τέλος?
RTL αρχιτεκτονική του function_ex είναι
λειτουργία xor_ fn (f1, f2: std_ λογική) απόδοση std_ λογική είναι
μεταβλητή r: std_ λογική?
αρχίζω
r: = f1 xor f2?
return r?
τέλος xor_fn λειτουργία?
αρχίζω
xnor_ διεργασία: διαδικασία (B1, B2) είναι
αρχίζω
if (en = 1) τότε
y1 <= xor_fn (Α1, Α2)
άλλος
y1 <= xor_fn (B1, B2)
τέλος αν?
διαδικασία τέλος?
τέλος RTL αρχιτεκτονική?